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文檔簡介
1、隨著嵌入式SRAM在SOC應(yīng)用中的需求不斷加大，在不犧牲性能的情況下，縮短SRAM的設(shè)計周期有著深遠(yuǎn)的意義。而且隨著SRAM需求量增加并呈現(xiàn)多樣性的要求，快速高性能的SRAM建模技術(shù)成為未來發(fā)展的必然趨勢。本文在圍繞SRAM的設(shè)計，以縮短SRAM的設(shè)計周期為主要目標(biāo)，重點(diǎn)研究了SRAM時序信息快速提取技術(shù)。
針對傳統(tǒng)的全電路spice級電路的二分法仿真迭代的提取方法耗時代價太大，而現(xiàn)有的一些提取技術(shù)在準(zhǔn)確性上存在著局限性的
2、問題，本文提出了一種新型的基于時延搜索的SRAM時序信息快速提取技術(shù)，該方法通過對設(shè)計的深入分析，找出真正影響電路時序信息的局部電路，再將局部電路進(jìn)行處理及等效模擬，并利用基于時延的方法提取的結(jié)果指導(dǎo)精確時序窗的確定，最后利用二分法對局部電路進(jìn)行仿真，提取出時序信息。
隨著SRAM容量的提高，電路規(guī)模也急劇上升。采用傳統(tǒng)的時序信息提取方法將耗費(fèi)更多的時間。而利用基于時延搜索的SRAM時序信息快速提取技術(shù)仿真的局部電路在不同
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