超大規(guī)模數(shù)字信號(hào)處理（DSP）芯片設(shè)計(jì)技術(shù).pdf

1、可重構(gòu)運(yùn)算結(jié)構(gòu)設(shè)計(jì)是近年來發(fā)展起來的一種新興設(shè)計(jì)理念,它正好迎合了上述處理需求.該文提出了一種基于大規(guī)模乘法累加器陣列的可重構(gòu)數(shù)據(jù)信號(hào)處理器結(jié)構(gòu)及其芯片GA3816的實(shí)現(xiàn).芯片GA3816可以進(jìn)行內(nèi)部資源重組,以實(shí)現(xiàn)FFT、FIR與時(shí)域卷積三種數(shù)字信號(hào)基本處理形式.它基于超深亞微米0.18um CMOS工藝設(shè)計(jì),內(nèi)部運(yùn)算時(shí)鐘高達(dá)80MHz,器件規(guī)模410萬門.GA3816具有超強(qiáng)的256億次乘法累加每秒峰值運(yùn)算能力,并由此運(yùn)算4096點(diǎn)

2、正逆向FFT時(shí)間僅需25.6us,計(jì)算4000點(diǎn)滑窗濾波僅需1.262us.在目前的DSP芯片市場(chǎng)上,芯片GA3816的數(shù)據(jù)處理能力具有較強(qiáng)競(jìng)爭(zhēng)力.通過對(duì)相關(guān)濾波算法及現(xiàn)行體系結(jié)構(gòu)的研究,文中提出了改進(jìn)的算法及可重構(gòu)的器件實(shí)現(xiàn)結(jié)構(gòu).內(nèi)部共計(jì)160個(gè)定點(diǎn)實(shí)數(shù)乘法累加器,構(gòu)成了芯片核心運(yùn)算部件,其陣列結(jié)構(gòu)的控制與運(yùn)算,直接影響著芯片整體性能.芯片的應(yīng)用靈活性得益于內(nèi)部可控的開關(guān)與多路選擇器,而芯片的杰出性能則因其獨(dú)特的并行結(jié)構(gòu)與流水線操作得

3、以保證.隨著芯片規(guī)模的不斷增大,驗(yàn)證工作在整個(gè)VLSI設(shè)計(jì)中扮演越來越重要角色.為提高驗(yàn)證質(zhì)量,我們構(gòu)建了一種基于時(shí)序精度級(jí)C++參考模型的驗(yàn)證平臺(tái),并由此確立了應(yīng)用Altec ActiveHDL與Synopsys VCS等EDA軟件的驗(yàn)證流程.它使得驗(yàn)證工程師可以集中全部精力以提高測(cè)試向量功能覆蓋率,并大大有助于設(shè)計(jì)工程師及時(shí)發(fā)現(xiàn)代碼中隱藏的Bugs.在超深亞微米集成電路設(shè)計(jì)階段,電路線延遲成為不可忽略的因素.面對(duì)綜合過程中由此產(chǎn)生的