IP仿真驗(yàn)證平臺的設(shè)計.pdf

1、在日新月異的各種應(yīng)用需求面前,超大規(guī)模集成電路設(shè)計正步入一個IP整合的時代.IP核是IP Reuse的載體和核心內(nèi)容,引入到SoC中的IP核或自行開發(fā)的IP核都必須經(jīng)過仿真和驗(yàn)證.在IP的開發(fā)流程中,仿真和驗(yàn)證是最復(fù)雜、最耗時的一個環(huán)節(jié),同時又是非常重要的環(huán)節(jié).隨著電子系統(tǒng)設(shè)計規(guī)模的擴(kuò)大,仿真和驗(yàn)證變得越來越困難,若僅采用EDA軟件工具進(jìn)行仿真和驗(yàn)證,已不能滿足系統(tǒng)的要求,此時通過搭建硬件仿真驗(yàn)證平臺,可以方便、高效地對新開發(fā)的IP進(jìn)行

2、驗(yàn)證,而且仿真不同的IP時,仿真環(huán)境只需進(jìn)行少量的改動,具有良好的通用性,因此可以大大地節(jié)省我們用在IP仿真和驗(yàn)證上的時間和精力.在本論文中以大規(guī)?？删幊踢壿嬈骷﨓P1K100FC484-1為實(shí)現(xiàn)載體,以Verilog HDL語言為設(shè)計語言,實(shí)現(xiàn)了IP仿真驗(yàn)證平臺的設(shè)計.該平臺包含PCI控制器、SDRAM控制器、PCI總線仲裁器、SDRAM芯片、內(nèi)部總線監(jiān)視器和PCI總線監(jiān)視器等模塊.其中PCI控制器、SDRAM控制器和內(nèi)部總線監(jiān)視器的

3、功能可以集成在一片大規(guī)?？删幊踢壿嬈骷?待測IP也將下載到該器件中,充分體現(xiàn)了可編程邏輯器件的優(yōu)勢.利用PLD作為設(shè)計實(shí)現(xiàn)載體,是因?yàn)樗軌蛱峁┮粋€靈活的硬件平臺,通過這個平臺,可以在設(shè)3計的早期進(jìn)行系統(tǒng)級仿真和協(xié)同驗(yàn)證.這一部分的實(shí)現(xiàn)是本論文的核心部分.本文對相關(guān)的概念理論進(jìn)行了介紹,包括SoC、IP的概念、IP復(fù)用、IP的仿真與驗(yàn)證、PCI總線規(guī)范、SDRAM作原理等.進(jìn)而提出了系統(tǒng)的總體設(shè)計方案,包括IP仿真驗(yàn)證平臺的結(jié)構(gòu),設(shè)計