低抖動(dòng)CMOS電荷泵鎖相環(huán)研究與設(shè)計(jì).pdf

1、集成CMOS鎖相環(huán)在電子、通信系統(tǒng)中得到了廣泛應(yīng)用。隨著工藝特征尺寸降低，系統(tǒng)頻率提高，抖動(dòng)或者相位噪聲成為制約鎖相環(huán)應(yīng)用的主要因素之一。 本論文研究標(biāo)準(zhǔn)CMOS工藝下電荷泵鎖相環(huán)的噪聲特性。首先，介紹了鎖相環(huán)的基本工作原理，利用鎖相環(huán)系統(tǒng)數(shù)學(xué)模型設(shè)計(jì)了環(huán)路參數(shù)，在此基礎(chǔ)上，重點(diǎn)分析了鎖相環(huán)的抖動(dòng)與相位噪聲特性，基于CSMC0．5μm CMOS工藝設(shè)計(jì)了一款用作頻率合成器的差分結(jié)構(gòu)的電荷泵鎖相環(huán)。仿真結(jié)果表明：輸出頻率為900M

2、Hz時(shí)系統(tǒng)相位噪聲為-110．4dBc/Hz@1MHz，RMS抖動(dòng)為1．62ps，功耗為19．6mW。 在系統(tǒng)設(shè)計(jì)方面，本論文分析了鎖相環(huán)的s域模型，歸納總結(jié)了基于系統(tǒng)穩(wěn)定性分析設(shè)計(jì)三階電荷泵鎖相環(huán)環(huán)路參數(shù)的方法。采用Verilog-A建立了系統(tǒng)各模塊行為級(jí)模型，驗(yàn)證了設(shè)計(jì)的環(huán)路參數(shù)滿(mǎn)足系統(tǒng)瞬態(tài)響應(yīng)要求。 在相位噪聲和抖動(dòng)分析方面，本論文分析了鎖相環(huán)的s域噪聲模型以及各模塊電路的噪聲模型。采用Verilog-A建立了系統(tǒng)

3、各模塊參數(shù)化噪聲模型估算系統(tǒng)相位噪聲和抖動(dòng)，優(yōu)化系統(tǒng)噪聲性能。 在電路設(shè)計(jì)方面，本論文分析了標(biāo)準(zhǔn)CMOS工藝下低抖動(dòng)、低相位噪聲電荷泵鎖相環(huán)晶體管級(jí)電路的實(shí)現(xiàn)方法。通過(guò)分析環(huán)形振蕩器的延遲單元結(jié)構(gòu)和相位噪聲特性，設(shè)計(jì)了與標(biāo)準(zhǔn)CMOS工藝兼容的低相位噪聲環(huán)形壓控振蕩器，該環(huán)形壓控振蕩器噪聲性能接近LC壓控振蕩器水平。通過(guò)分析電荷泵的非理想因素，設(shè)計(jì)了低電流失配電荷泵，該電荷泵具有良好的電流匹配性能。最后，設(shè)計(jì)了差分電荷泵鎖相環(huán)電路

4、，差分結(jié)構(gòu)有效的抑制了共模噪聲的影響。 在電路仿真方面，本論文通過(guò)混合仿真驗(yàn)證了所設(shè)計(jì)的晶體管級(jí)電路滿(mǎn)足系統(tǒng)瞬態(tài)響應(yīng)要求，通過(guò)Verilog-A噪聲模型估算了系統(tǒng)相位噪聲與抖動(dòng)，提高了設(shè)計(jì)效率。通過(guò)優(yōu)化系統(tǒng)環(huán)路帶寬優(yōu)化了系統(tǒng)噪聲性能，在模塊電路噪聲給定的情況下使系統(tǒng)總的相位噪聲功率與抖動(dòng)達(dá)到最小。該鎖相環(huán)的噪聲性能優(yōu)于同類(lèi)基于環(huán)形壓控振蕩器的鎖相環(huán)，達(dá)到基于LC壓控振蕩器的鎖相環(huán)水平。 最后，本論文還完成了差分電荷泵鎖相