基于FPGA的Turbo碼分塊并行譯碼算法的研究及實(shí)現(xiàn).pdf

1、Turbo碼幾乎達(dá)到了接近香濃理論極限的譯碼性能，在深空通信、衛(wèi)星通信及多媒體通信等領(lǐng)域有著較為廣泛的應(yīng)用。然而，Turbo碼較大的譯碼延時(shí)限制了其在對(duì)實(shí)時(shí)性要求嚴(yán)格的領(lǐng)域中的應(yīng)用。
　　本文在研究Turbo碼基本編譯碼算法的基礎(chǔ)之上，重點(diǎn)研究了一種能夠成倍降低譯碼延時(shí)的算法——分塊并行譯碼算法，及該算法的FPGA實(shí)現(xiàn)技術(shù)。在王視環(huán)等人提出的混合分塊并行譯碼算法的基礎(chǔ)之上，結(jié)合譯碼器FPGA硬件實(shí)現(xiàn)的特點(diǎn)，本文提出了一種改進(jìn)方案，

2、對(duì)原混合分塊并行譯碼算法的迭代初值進(jìn)行了改進(jìn)。迭代一次的情況下，在10-數(shù)量級(jí)上，改進(jìn)算法比原混合分塊并行譯碼4算法提高了約0.3db的編碼增益。另外，為了便于算法的實(shí)際應(yīng)用，本文在FPGA平臺(tái)上利用自頂向下的設(shè)計(jì)思想，完成了編譯碼器各個(gè)模塊的設(shè)計(jì)與仿真。針對(duì)改進(jìn)算法編譯碼器的特點(diǎn)，在編碼端，利用雙端口RAM設(shè)計(jì)了能夠同時(shí)產(chǎn)生自然順序序列和交織順序序列的交織器，并配合3個(gè)D觸發(fā)器完成了整個(gè)編碼器的同步設(shè)計(jì)。在譯碼端，針對(duì)各個(gè)碼塊之間有重