純整數(shù)運算分塊并行Turbo編譯碼器的FPGA設(shè)計.pdf

1、時至今日，距Turbo碼提出已近20多年的時間，Turbo碼在信道編碼領(lǐng)域取得了不可替代的地位。在5G即將到來的今時今日，Turbo碼具有繼往開來的重要作用，為實現(xiàn)4G到5G的平穩(wěn)轉(zhuǎn)變具有重大的意義。本文以FPGA為設(shè)計對象，研究一種新型的基于純整數(shù)運算下的分塊并行Turbo譯碼器，在時代背景下謀求創(chuàng)新，迎合發(fā)展。
　　首先，本文分別對Turbo碼編譯碼端結(jié)構(gòu)原理做了講解，然后分析了幾種經(jīng)典的對數(shù)域簡化MAP譯碼算法，對其性能進行

2、了軟件仿真對比，結(jié)果表明線性Log-Map算法在譯碼性能優(yōu)良的情況下更易硬件實現(xiàn);接著，本文研究了純整數(shù)運算線性Log-Map譯碼算法，并與浮點數(shù)Log-Map算法與MAP算法進行了對比分析，仿真結(jié)果表明其BER性能與浮點數(shù)MAP算法相當(dāng)，是一種譯碼性能優(yōu)良且可直接用于硬件處理的實用算法;鑒于串行迭代譯碼延遲大的缺點，本文分別分析了滑窗譯算以及兩種不同初值處理方式的分塊并行譯碼結(jié)構(gòu)，并將其與純整數(shù)譯碼算法相融合，軟件仿真確定了基于純整數(shù)

3、運算下的分塊滑窗算法的參數(shù)設(shè)置，為后文FPGA端的設(shè)計做好了理論基礎(chǔ)。
　　在前文研究的基礎(chǔ)上，以Altera公司的QuartusⅡ為設(shè)計環(huán)境，采用Verilog HDL編程語言對Turbo編譯碼器進行FPGA設(shè)計，充分利用流水線結(jié)構(gòu)和并行化結(jié)構(gòu)來優(yōu)化設(shè)計時序。首先根據(jù)編碼端的構(gòu)造分模塊設(shè)計，對每一個模塊都進行了功能驗證，給出了設(shè)計結(jié)果;隨后針對純整數(shù)分塊并行譯碼算法在FPGA上進行了詳細(xì)的設(shè)計，給出了每一模塊的設(shè)計方案以及時序仿