10G SerDes中高速鎖相環(huán)的設(shè)計(jì)與研究.pdf

1、隨著光互聯(lián)技術(shù)的發(fā)展和“光進(jìn)銅退”的趨勢(shì)，接入網(wǎng)已經(jīng)開始采用無源光網(wǎng)絡(luò)的構(gòu)架。其中10G-EPON因?yàn)槠浼嫒菪院?、速率高、傳輸距離遠(yuǎn)、成本低、可靠性高等特點(diǎn)，是下一代光纖接入網(wǎng)中最熱門的解決方案之一。SerDes作為光纖通信系統(tǒng)的物理層，主要完成對(duì)光纖中傳輸?shù)臄?shù)據(jù)進(jìn)行并行化處理和解串的功能，對(duì)整個(gè)系統(tǒng)的性能有很大影響。鎖相環(huán)是SerDes中的重要模塊，主要作用是產(chǎn)生片內(nèi)高速時(shí)鐘，將低速并行數(shù)據(jù)串化為高速串行數(shù)據(jù)，同時(shí)也可以為接收鏈路中的

2、時(shí)鐘數(shù)據(jù)恢復(fù)電路提供參考時(shí)鐘。
　　近年來，SerDes的迅猛發(fā)展給其關(guān)鍵模塊鎖相環(huán)的設(shè)計(jì)帶來許多挑戰(zhàn)：系統(tǒng)對(duì)高速率的需求要求鎖相環(huán)能工作在很高的頻率下；系統(tǒng)對(duì)低誤碼率的要求也對(duì)鎖相環(huán)的輸出抖動(dòng)給出了嚴(yán)格的限制；單芯片集成解決方案的流行要求鎖相環(huán)能在滿足系統(tǒng)指標(biāo)的情況下兼容標(biāo)準(zhǔn)CMOS工藝。
　　本文的設(shè)計(jì)目標(biāo)為：基于標(biāo)準(zhǔn)的SMIC0.13μm MS/RF1P8M CMOS工藝，設(shè)計(jì)一款符合802.3av物理層協(xié)議并且可以完

3、全集成的鎖相環(huán)。主要的研究?jī)?nèi)容包括：針對(duì)應(yīng)用于光纖通信中的高速SerDes的特點(diǎn)，提出一種適用于低抖動(dòng)鎖相環(huán)的優(yōu)化設(shè)計(jì)方法。該方法采用抖動(dòng)和增益峰值約束環(huán)路參數(shù)，減小了設(shè)計(jì)時(shí)的迭代次數(shù)，優(yōu)化了輸出抖動(dòng)。對(duì)用于片內(nèi)時(shí)鐘產(chǎn)生器的鎖相環(huán)的設(shè)計(jì)起了指導(dǎo)作用。
　　隨后，根據(jù)確定的環(huán)路參數(shù)以及工藝特點(diǎn)，在傳統(tǒng)差分輸入電荷泵的基礎(chǔ)上加入預(yù)充電模塊和大擺幅cascode電流鏡，在提高電荷泵開關(guān)速度的同時(shí)，提高電流匹配度。本文也對(duì)正交壓控振蕩器的

4、互耦合方式做了合理改進(jìn)，交換了互耦合管和交叉耦合管的位置，降低了互耦合管的等效輸出噪聲，優(yōu)化了正交壓控振蕩器的相位噪聲特性。
　　根據(jù)提出的設(shè)計(jì)方法設(shè)定環(huán)路參數(shù)，并對(duì)模塊電路進(jìn)行改進(jìn)，最終設(shè)計(jì)出一款低抖動(dòng)鎖相環(huán)，得到仿真結(jié)果：輸出頻率為5.15625GHz，隨機(jī)抖動(dòng)均方差值小于0.62ps，確定性抖動(dòng)峰峰值小于8.8ps，功耗為15mW，鎖定時(shí)間小于6.5us。對(duì)其關(guān)鍵模塊 QVCO進(jìn)行了流片測(cè)試，測(cè)試結(jié)果表明：其頻率調(diào)節(jié)范圍為4