低碼率RS碼軟判譯碼算法關(guān)鍵模塊的VLSI設(shè)計(jì).pdf_第1頁(yè)
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1、Reed-Solomon碼(RS碼)由于其強(qiáng)大的糾錯(cuò)能力而在無(wú)線通信系統(tǒng)中得到深入研究和廣泛應(yīng)用。JPEG2000無(wú)線傳輸標(biāo)準(zhǔn)(JPWL)規(guī)定對(duì)圖像數(shù)據(jù)幀的主頭部(Main Header)和塊頭部(Tile Header)等重要信息通過(guò)RS編碼進(jìn)行錯(cuò)誤保護(hù)。傳統(tǒng)的RS譯碼器都是采用基于伴隨式的硬判決譯碼算法。另一方面,理論和相關(guān)實(shí)驗(yàn)均表明,包含信道可靠性信息的RS軟判決譯碼算法能獲得比硬判決譯碼算法更強(qiáng)的糾錯(cuò)能力。近年來(lái),隨著人們對(duì)通信

2、需求的不斷增加,高性能的RS碼軟判決譯碼算法的電路實(shí)現(xiàn)顯得越來(lái)越重要,與此同時(shí),超大規(guī)模集成電路(VLSI)技術(shù)的進(jìn)步為其實(shí)現(xiàn)提供了條件。
   本文詳細(xì)探討低碼率RS碼軟判譯碼算法關(guān)鍵模塊的VLSI設(shè)計(jì),主要的研究對(duì)象是JPWL中規(guī)定的RS(40,13)。在研究中采用KV算法實(shí)現(xiàn)RS(40,13)軟判決譯碼器的關(guān)鍵模塊——多項(xiàng)式插值模塊和因式分解模塊。本文首先介紹KV算法的原理,然后分析電路整體構(gòu)架和相關(guān)模塊,優(yōu)化并實(shí)現(xiàn)電路結(jié)

3、構(gòu),并通過(guò)Verilog HDL代碼進(jìn)行電路描述,在Modelsim下完成功能仿真,通過(guò)FPGA驗(yàn)證全面驗(yàn)證了設(shè)計(jì)的正確性。本文還研究基于標(biāo)準(zhǔn)單元的半定制集成電路設(shè)計(jì)方法,在Design Compiler、PrimeTime、Formality 和Astro等EDA工具的輔助下,用SMIC 0.18μm CMOS標(biāo)準(zhǔn)單元庫(kù)完成了RS(40,13)譯碼器中插值模塊的芯片設(shè)計(jì)。
   根據(jù)邏輯綜合與版圖設(shè)計(jì)的結(jié)果可知,RS軟判譯碼關(guān)

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