高效能計(jì)算型存儲(chǔ)器體系結(jié)構(gòu)關(guān)鍵技術(shù)研究與實(shí)現(xiàn).pdf

1、高性能計(jì)算是信息產(chǎn)業(yè)的重要領(lǐng)域,在科學(xué)研究和國(guó)民經(jīng)濟(jì)的各個(gè)方面均有著極其廣泛的應(yīng)用前景。“主處理器+協(xié)處理器”的混合計(jì)算體系結(jié)構(gòu)以其獨(dú)特的效能優(yōu)勢(shì)已經(jīng)成為高性能計(jì)算機(jī)系統(tǒng)體系結(jié)構(gòu)的重要發(fā)展趨勢(shì)之一。然而,面向混合計(jì)算的高性能計(jì)算協(xié)處理器設(shè)計(jì)目前仍然存在由于有限的片外存儲(chǔ)帶寬和片上通信帶寬而導(dǎo)致處理器實(shí)際性能發(fā)揮受限,效能不高等問(wèn)題,面臨著“存儲(chǔ)墻”、“功耗墻”、并行編程以及核間通信等挑戰(zhàn)。
　　針對(duì)這些問(wèn)題與挑戰(zhàn),本文從平衡系統(tǒng)設(shè)

2、計(jì)角度出發(fā),以存儲(chǔ)帶寬平衡和通信帶寬平衡為重點(diǎn),以高效能為目標(biāo),提出了一種將嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)技術(shù)、片上網(wǎng)絡(luò)通信技術(shù)與多核技術(shù)有效融合的計(jì)算型存儲(chǔ)器體系結(jié)構(gòu)。計(jì)算型存儲(chǔ)器采用經(jīng)典存儲(chǔ)器芯片的接口方式,以具有高性能并行計(jì)算能力和大存儲(chǔ)容量的協(xié)處理器形態(tài)出現(xiàn),采用異構(gòu)多核SIMD結(jié)構(gòu)針對(duì)計(jì)算密集型應(yīng)用進(jìn)行計(jì)算加速,可與主流的Intel,AMD等商用處理器有效協(xié)同、共享存儲(chǔ),實(shí)現(xiàn)一種更加高效的混合計(jì)算體系結(jié)構(gòu)的高性能計(jì)算機(jī)系統(tǒng)

3、。
　　圍繞高效能計(jì)算型存儲(chǔ)器的存儲(chǔ)系統(tǒng)設(shè)計(jì)、計(jì)算內(nèi)核設(shè)計(jì)以及片上通信網(wǎng)絡(luò)設(shè)計(jì)等重點(diǎn)內(nèi)容,本文系統(tǒng)深入地研究并解決了計(jì)算型存儲(chǔ)器體系結(jié)構(gòu)和設(shè)計(jì)實(shí)現(xiàn)中的一系列核心理論與科學(xué)技術(shù)問(wèn)題。
　　為了滿足協(xié)處理器對(duì)存儲(chǔ)器訪存帶寬的需求,本文深入研究了存儲(chǔ)系統(tǒng)對(duì)處理器實(shí)際性能的影響,采用存儲(chǔ)器-處理器片上集成的技術(shù)方案,提出了一種軟/硬件協(xié)同管理的計(jì)算型存儲(chǔ)器存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)和一種具有高速緩存功能的新型eDRAM結(jié)構(gòu)。片上eDRAM存儲(chǔ)

4、密度高,存儲(chǔ)總線位寬大,訪存延遲小,有效提高了協(xié)處理器的存儲(chǔ)帶寬。
　　根據(jù)計(jì)算型存儲(chǔ)器面向的高性能計(jì)算應(yīng)用領(lǐng)域,本文研究并提出了一種高性能計(jì)算內(nèi)核體系結(jié)構(gòu)。計(jì)算內(nèi)核采用流水線縱向向量處理技術(shù)和功能單元子字并行技術(shù),對(duì)應(yīng)用中的大量數(shù)據(jù)并行處理進(jìn)行了充分支持。針對(duì)經(jīng)典SIMD結(jié)構(gòu)無(wú)法有效處理并行條件分支的不足,計(jì)算內(nèi)核實(shí)現(xiàn)了并行條件分支執(zhí)行技術(shù),具有自主執(zhí)行復(fù)雜嵌套控制結(jié)構(gòu)的能力。多個(gè)計(jì)算內(nèi)核自主并行地執(zhí)行分支控制,極大提高了搜索類(lèi)

5、應(yīng)用的程序執(zhí)行性能。
　　根據(jù)高性能計(jì)算應(yīng)用中的數(shù)據(jù)通信需求,針對(duì) Mesh網(wǎng)絡(luò)跳步通信次數(shù)多、網(wǎng)絡(luò)通信延遲長(zhǎng)等不足,本文在經(jīng)典Mesh網(wǎng)絡(luò)結(jié)構(gòu)基礎(chǔ)上,增加具有廣播和數(shù)據(jù)并行置換通信功能的BPN網(wǎng)絡(luò),提出了一種模塊化和層次化的BP-Mesh片上網(wǎng)絡(luò)體系結(jié)構(gòu),具有高帶寬、低延遲、可擴(kuò)展、控制靈活等特點(diǎn)。本文采用電路交換技術(shù)實(shí)現(xiàn)BP-Mesh網(wǎng)絡(luò),并建立了BP-Mesh網(wǎng)絡(luò)的面積開(kāi)銷(xiāo)模型、通信延遲模型以及能耗模型。實(shí)驗(yàn)結(jié)果表明:所提出

6、的BP-Mesh片上網(wǎng)絡(luò)結(jié)構(gòu)簡(jiǎn)單,有效提高了網(wǎng)絡(luò)通信帶寬,顯著減少了網(wǎng)絡(luò)通信跳步次數(shù)和網(wǎng)絡(luò)通信延遲,并有效降低了片上網(wǎng)絡(luò)通信功耗。
　　為了有效對(duì)計(jì)算型存儲(chǔ)器的計(jì)算資源和存儲(chǔ)資源進(jìn)行分配和調(diào)度,本文提出了一種計(jì)算與訪存顯式并行的并行編程模型ECMP,不僅有利于并行程序的開(kāi)發(fā),而且有利于提高計(jì)算型存儲(chǔ)器的硬件資源利用率和存儲(chǔ)帶寬利用率,提高程序的執(zhí)行性能。
　　最后,本文基于UMC0.18μm CMOS工藝設(shè)計(jì)實(shí)現(xiàn)了一款四核計(jì)