軟件無(wú)線(xiàn)電數(shù)字下變頻技術(shù)的研究及FPGA實(shí)現(xiàn).pdf

1、作為模數(shù)轉(zhuǎn)換器和數(shù)字信號(hào)處理單元之間的橋梁，數(shù)字下變頻被認(rèn)為是軟件無(wú)線(xiàn)電接收端的核心部件之一。其功能是將采樣量化后的高采樣率的中頻信號(hào)進(jìn)行頻譜搬移、降采樣率、濾波等處理后變?yōu)榈筒蓸勇实幕鶐盘?hào)，送給后端數(shù)字信號(hào)處理器完成相應(yīng)的解碼解調(diào)等一系列基帶信號(hào)的處理。因此數(shù)字下變頻系統(tǒng)性能的好壞直接決定整個(gè)接收端系統(tǒng)是否能夠有效工作。
　　論文首先著重闡述了本課題的研究背景——軟件無(wú)線(xiàn)電技術(shù)及其系統(tǒng)實(shí)現(xiàn)的理想結(jié)構(gòu)與可行性結(jié)構(gòu)，分析了數(shù)字下變

2、頻在SDR接收系統(tǒng)實(shí)現(xiàn)結(jié)構(gòu)中的重要性;之后介紹了目前SDR平臺(tái)的研究現(xiàn)狀與發(fā)展趨勢(shì)，再次說(shuō)明了本文研究的意義;隨后著重?cái)⑹隽四壳皵?shù)字下變頻的主流實(shí)現(xiàn)方法及其性能影響因素。
　　本文主要針對(duì)下變頻系統(tǒng)性能的影響因素，研究了FPGA實(shí)現(xiàn)下變頻系統(tǒng)的方法，基于模塊化的設(shè)計(jì)思想，將該系統(tǒng)的數(shù)字邏輯電路分為三大主要功能模塊:時(shí)鐘及復(fù)位管理、混頻以及多級(jí)抽取濾波。對(duì)于混頻模塊中數(shù)控振蕩器的設(shè)計(jì)，結(jié)合Matlab計(jì)算的高效性和參數(shù)化硬件設(shè)計(jì)的適

3、用性，設(shè)計(jì)了參數(shù)化的高速全流水線(xiàn)式CORDIC算法模型，基于該算法實(shí)現(xiàn)了實(shí)時(shí)計(jì)算性較強(qiáng)的數(shù)控振蕩器，以便實(shí)現(xiàn)高速混頻，且針對(duì)4倍中頻采樣結(jié)構(gòu)單獨(dú)提出了簡(jiǎn)單高效的混頻處理方法;對(duì)于半帶濾波器的實(shí)現(xiàn)，針對(duì)現(xiàn)有分布式算法實(shí)現(xiàn)結(jié)構(gòu)存在的問(wèn)題，提出了位并行的流水線(xiàn)式結(jié)構(gòu)，提高處理時(shí)鐘最高頻率;對(duì)于級(jí)聯(lián)積分梳狀濾波器的設(shè)計(jì)，采用了逐級(jí)剪除的位寬截?cái)嗟姆椒ㄟM(jìn)行處理，以便降低系統(tǒng)對(duì)FPGA硬件資源的占用率。
　　為驗(yàn)證本文設(shè)計(jì)的可實(shí)現(xiàn)性和正確性，

4、首先利用Matlab編程驗(yàn)證該系統(tǒng)設(shè)計(jì)及算法的可行性，然后利用Xilinx ISE12.3平臺(tái)，采用VerilogHDL對(duì)本文的數(shù)字下變頻系統(tǒng)進(jìn)行了RTL級(jí)數(shù)字邏輯設(shè)計(jì)，使用Modelsim SE6.5對(duì)系統(tǒng)各個(gè)主要模塊分別進(jìn)行了仿真驗(yàn)證。整個(gè)下變頻系統(tǒng)經(jīng)過(guò)系統(tǒng)級(jí)功能仿真后，下載到FPGA上進(jìn)行了實(shí)現(xiàn)。最終將采樣時(shí)鐘頻率為200 MHz、中心頻率為30 MHz的測(cè)試信號(hào)應(yīng)用于項(xiàng)目硬件板上實(shí)現(xiàn)的該下變頻系統(tǒng)，進(jìn)行在線(xiàn)測(cè)試驗(yàn)證。仿真及硬件測(cè)