多元LDPC碼高速編譯碼器研究.pdf

1、LDPC（Low-density Parity-check，低密度奇偶校驗(yàn)碼）是Robert Gallager于1962年提出的一種具有稀疏的校驗(yàn)矩陣的一種線性分組碼。這種碼字性能逼近香農(nóng)限，是近年來編碼界的熱點(diǎn)。Davey和Mackay在1998年提出了基于有限伽羅華域GF(q)上的多元LDPC碼，比通常意義上的二元LDPC有更優(yōu)秀的性能，并且所在伽羅華域越大，譯碼性能就越好。本文用FPGA(Field-Programmable Ga

2、teArray，現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)了多元LDPC碼的編譯碼器，在其實(shí)用化進(jìn)程上又前進(jìn)了重要一步。
　　首先，在多元LDPC碼編碼器基本原理基礎(chǔ)上，對(duì)域運(yùn)算乘法和加法做了三段式時(shí)間優(yōu)化處理和硬件設(shè)計(jì)，并針對(duì)性地設(shè)計(jì)了相應(yīng)的模塊結(jié)構(gòu)，優(yōu)化了編碼器的運(yùn)算過程;在編碼器的設(shè)計(jì)中，采用了基于FSM(Finite state machine，有限狀態(tài)機(jī))的串行編碼器、基于流水線的并行編碼器，以及部分并行編碼器。這三種編碼器各有優(yōu)勢(shì)，分別適

3、用于不同的場(chǎng)景，這些設(shè)計(jì)在節(jié)省片上資源的前提下，盡可能提高編碼器的吞吐量。
　　其次，考慮到改進(jìn)的多元譯碼MS(Minimum sum，最小和)算法—IMS-2算法(Improved Min-Sum-2，第二類改進(jìn)的最小和譯碼算法)在性能和實(shí)現(xiàn)復(fù)雜度之間有較好的折中，易于FPGA實(shí)現(xiàn)，因此本文設(shè)計(jì)了基于IMS-2的譯碼器。其中，校驗(yàn)?zāi)K采用了部分并行處理;校驗(yàn)節(jié)點(diǎn)更新模塊采用了地址變換代替元素域運(yùn)算的方式，并且使用最小差值法則更新

4、校驗(yàn)信息;變量節(jié)點(diǎn)更新模塊采用RAM陣列同時(shí)處理的方式，多角度的優(yōu)化算法有效地提高了譯碼器的吞吐量。
　　最后，為了對(duì)編譯碼器的譯碼性能進(jìn)行驗(yàn)證，在Xilinx Kintex-7 FPGA平臺(tái)上設(shè)計(jì)實(shí)現(xiàn)了全部子模塊，包括編譯碼模塊、信道模擬模塊。利用定義在GF(16)上的(90，45) LDPC碼作為碼字對(duì)編譯碼性能進(jìn)行了驗(yàn)證，實(shí)驗(yàn)結(jié)果表明，基于FSM的串行編碼器、基于流水線的并行編碼器和部分并行編碼器可以達(dá)到的最高編碼速率分別為