MELP解碼器中語音合成算法FPGA實現(xiàn)研究.pdf

1、通信系統(tǒng)中最重要和最常見的業(yè)務(wù)之一是語音通信。在語音通信領(lǐng)域，低速率語音編碼技術(shù)是一個重要的研究方向和熱點。混合激勵線性預(yù)測編碼(MELP)算法在2.4kb/s的碼率下取得了較好的語音質(zhì)量，成為目前許多低速率語音編碼算法中的主要參考算法，在低速率語音編碼領(lǐng)域占有重要的地位。
　　目前，研究者一般都以各種DSP處理器為平臺對MELP算法的實現(xiàn)進(jìn)行研究。但隨著現(xiàn)代數(shù)字系統(tǒng)設(shè)計中現(xiàn)場可編程門陣列（FPGA）的快速發(fā)展，為其廣泛應(yīng)用于數(shù)字

2、信號處理領(lǐng)域創(chuàng)造了條件。隨著FPGA中的IP核與DSP模塊在數(shù)字信號處理領(lǐng)域中的應(yīng)用越來越多，基于FPGA平臺的語音編碼技術(shù)的研究也成為實際應(yīng)用的需要。
　　MELP算法中，語音合成部分的作用是將解碼后的語音參數(shù)重構(gòu)成語音信號，合成部分中的各模塊對合成語音的質(zhì)量有著直接的影響。本論文研究了利用FPGA實現(xiàn)MELP解碼器中的語音合成部分。首先，作為理論基礎(chǔ)，闡述了低速率語音編碼的研究狀況，并且介紹了幾種低速率語音編碼的模型；隨后介紹

3、了MELP語音編解碼的流程，對MELP語音合成算法的實現(xiàn)過程進(jìn)行了詳細(xì)的分析；接著為在FPGA平臺上實現(xiàn)MELP語音合成算法，本文對FPGA及其設(shè)計方法進(jìn)行了研究；最后本文在深入研究MELP算法C定點實現(xiàn)程序的基礎(chǔ)上，用Verilog HDL對語音合成算法的C程序代碼進(jìn)行了改寫，將改寫的程序移植到FPGA平臺，并最終完成了整個MELP語音合成算法在FPGA平臺上的實現(xiàn)。
　　在利用Verilog HDL對語音合成部分進(jìn)行編程時，采

4、用了自頂向下的設(shè)計方法，先對每個模塊中的底層函數(shù)進(jìn)行建模，例如乘法、左移函數(shù)，然后對語音合成部分中的高層功能模塊建模，例如自適應(yīng)譜增強、線性預(yù)測合成，通過層層建立硬件模型，最后完成了MELP語音合成算法的FPGA實現(xiàn)。并在實現(xiàn)過程中根據(jù)Verilog HDL的特點和FPGA的特性對各層模型的設(shè)計進(jìn)行了優(yōu)化。程序編寫完成后，對每段程序編寫測試模塊，通過查看綜合后仿真結(jié)果，對程序進(jìn)行功能性驗證。
　　本文對實現(xiàn)結(jié)果進(jìn)行了性能分析，把本