面向ALTAI芯片電源網(wǎng)絡(luò)IR-drop分析與優(yōu)化.pdf

1、集成電路工藝的進(jìn)步使芯片的集成度和功耗密度大幅增加，導(dǎo)致芯片中電壓降(IR-drop)越來(lái)越大并已經(jīng)成為集成電路設(shè)計(jì)中必須要考慮的重要因素。IR-drop增加器件的延時(shí)從而會(huì)導(dǎo)致芯片的性能下降，同時(shí)IR-drop產(chǎn)生的電源噪聲會(huì)使芯片的可靠性變差，因此降低芯片中的IR-drop已經(jīng)成為集成電路設(shè)計(jì)中的一個(gè)重要目標(biāo)。
　　論文闡述了IR-drop產(chǎn)生的原理及相關(guān)特性，基于RedHawk介紹了IR-drop分析的相關(guān)理論。針對(duì)同步數(shù)字

2、集成電路中寄存器同時(shí)翻轉(zhuǎn)造成的較大動(dòng)態(tài)IR-drop，論文選擇群組法時(shí)鐘偏差規(guī)劃技術(shù)進(jìn)行優(yōu)化:1）利用芯片的層次化設(shè)計(jì)特點(diǎn)，使用層次化時(shí)鐘偏差規(guī)劃技術(shù)，獲取芯片中各模塊的可調(diào)時(shí)鐘偏差范圍，在可調(diào)范圍內(nèi)對(duì)模塊整體進(jìn)行時(shí)鐘偏差調(diào)整，錯(cuò)開(kāi)各模塊的翻轉(zhuǎn)時(shí)間，以較小的時(shí)鐘樹(shù)結(jié)構(gòu)調(diào)整實(shí)現(xiàn)了IR-drop的優(yōu)化;2）針對(duì)模塊內(nèi)部寄存器仍然同時(shí)觸發(fā)的情況，采用寄存器組時(shí)鐘偏差規(guī)劃，將同一時(shí)鐘驅(qū)動(dòng)器驅(qū)動(dòng)的寄存器歸為一組，以時(shí)鐘驅(qū)動(dòng)器作為時(shí)鐘偏差規(guī)劃節(jié)點(diǎn)，

3、克服了時(shí)鐘偏差規(guī)劃節(jié)點(diǎn)數(shù)過(guò)多的問(wèn)題，按照時(shí)序裕量的大小對(duì)時(shí)鐘驅(qū)動(dòng)器分組，對(duì)各組做平衡處理使每組控制的寄存器數(shù)目盡量相等，處于同一組的時(shí)鐘驅(qū)動(dòng)器調(diào)整相同的時(shí)鐘偏差，從而降低電路的峰值電流，進(jìn)一步優(yōu)化IR-drop。論文同時(shí)對(duì)群組法時(shí)鐘偏差規(guī)劃后的時(shí)鐘樹(shù)進(jìn)行優(yōu)化使電路所受影響盡量減小。
　　在ALTAI芯片上的實(shí)驗(yàn)結(jié)果表明，傳統(tǒng)的加入去耦電容單元(Decap cell)優(yōu)化方案使IR-drop最大值降低13.3％，峰值電流減少32.0