基于FPGA的DDR3控制器的設(shè)計(jì).pdf

1、存儲器是數(shù)字系統(tǒng)中的關(guān)鍵部件之一，存儲器的性能高低直接影響數(shù)字系統(tǒng)的性能優(yōu)劣，但是處理器的訪問指令又不能直接被存儲器所識別，只能通過內(nèi)存控制器來實(shí)現(xiàn)對內(nèi)存的控制管理，因此內(nèi)存控制器性能的好壞直接影響內(nèi)存性能的發(fā)揮和整個數(shù)字系統(tǒng)性能的提升。DDR3 SDRAM作為當(dāng)今主流的存儲器，具有工作電壓低、功耗小、速度快和容量大的特點(diǎn)，已經(jīng)廣泛的應(yīng)用在各個領(lǐng)域，極大的滿足了系統(tǒng)存儲的需要。
　　論文在研究了國內(nèi)外研究現(xiàn)狀之后，首先對DDR3

2、SDRAM的工作原理和技術(shù)特點(diǎn)進(jìn)行了分析，為設(shè)計(jì)DDR3控制器打下理論基礎(chǔ)，然后參考Xilinx公司基于Virtex6系列FPGA芯片的DDR3控制器解決方案，設(shè)計(jì)出了DDR3控制器IP核的整體架構(gòu)。采用自上而下的設(shè)計(jì)思想，將控制器從整體上分成邏輯控制部分和物理接口部分，邏輯控制部分又可分為用戶接口模塊、初始化模塊、Bank管理模塊等模塊，物理接口部分又可分為時鐘復(fù)位管理模塊、地址命令通路模塊等模塊，對這些子模塊進(jìn)行介紹并且用Veril

3、og HDL語言實(shí)現(xiàn)。
　　在完成控制器IP核的設(shè)計(jì)之后，首先使用Verilog HDL語言生成測試平臺，然后在ISE Design Suite14.2和ISim軟件中對控制器IP核進(jìn)行仿真，最后給出幾個關(guān)鍵操作的RTL級仿真結(jié)果，并對仿真結(jié)果進(jìn)行分析。
　　本文設(shè)計(jì)的DDR3控制器IP核具有以下特點(diǎn)：（1）支持Unbuffer ECC或者Non-ECC的內(nèi)存模組，支持的最高內(nèi)存容量為8GB，（2）具有內(nèi)存模組自動識別功能，