高速串行系統(tǒng)建模及自適應(yīng)模擬均衡器的設(shè)計(jì).pdf

1、隨著云計(jì)算、大數(shù)據(jù)、移動(dòng)互聯(lián)網(wǎng)等新技術(shù)的興起和普及，人們對(duì)數(shù)據(jù)傳輸速率的要求日益增加。由于傳統(tǒng)的并行傳輸很難實(shí)現(xiàn)高速傳輸，串行通信鏈路逐漸成為主流的傳輸方式，SerDes技術(shù)也因?yàn)榭垢蓴_能力強(qiáng)、傳輸速率高及成本低等優(yōu)點(diǎn)在高速數(shù)據(jù)傳輸系統(tǒng)中逐漸取代并行接口技術(shù)。另一方面，由于信道非理想特性引起的碼間干擾是影響數(shù)據(jù)速率提高的關(guān)鍵因素，利用均衡技術(shù)來(lái)補(bǔ)償信號(hào)失真成為SerDes系統(tǒng)中關(guān)鍵部分。因此，對(duì)于SerDes系統(tǒng)和均衡技術(shù)的研究具有重要

2、的應(yīng)用價(jià)值。
　　本文首先研究了高速串行系統(tǒng)建模，包括基于Matlab平臺(tái)的預(yù)加重和連續(xù)時(shí)間均衡器的建模和基于ADS平臺(tái)的高速串行鏈路中的組合均衡器的建模。通過(guò)Matlab建模驗(yàn)證了預(yù)加重和連續(xù)時(shí)間均衡器的功能，并分析了不同參數(shù)對(duì)預(yù)加重和連續(xù)時(shí)間均衡器性能的影響。通過(guò)基于ADS平臺(tái)的仿真分析了高速串行鏈路中的組合均衡器，比較了不同結(jié)構(gòu)的組合均衡器的性能。仿真結(jié)果顯示，從實(shí)現(xiàn)和均衡效果兩方面折衷考慮，CTLE+2-tap DFE結(jié)構(gòu)

3、是一種較好的組合均衡器結(jié)構(gòu)。
　　本文還采用0.18μm CMOS工藝設(shè)計(jì)了10Gb/s的自適應(yīng)模擬均衡器。為了拓展帶寬，高頻補(bǔ)償濾波器采用了源級(jí)退化和并聯(lián)峰化技術(shù)實(shí)現(xiàn)。自適應(yīng)則通過(guò)比較轉(zhuǎn)換時(shí)間來(lái)產(chǎn)生控制信號(hào)反饋給均衡濾波器實(shí)現(xiàn)。該自適應(yīng)模擬均衡器已經(jīng)流片，包括焊盤(pán)在內(nèi)的芯片面積為0.69×0.65=0.45mm2。后仿真結(jié)果表明，經(jīng)過(guò)18英寸PCB信道的10Gb/s偽隨機(jī)序列，碼間干擾嚴(yán)重，眼圖已經(jīng)基本閉合，在經(jīng)過(guò)自適應(yīng)模擬均衡