LT噴泉碼低復(fù)雜度編譯碼器的設(shè)計.pdf

1、數(shù)字噴泉碼是一種用于實現(xiàn)大規(guī)模數(shù)據(jù)分發(fā)和可靠廣播的理想編碼方案，具有無碼率和反饋信息少這兩大優(yōu)勢，非常適合于無線通信中的信道編碼。盧比變換(LT)碼作為數(shù)字噴泉嗎的第一種實現(xiàn)方式，其譯碼冗余度與碼長成反比，而較長的碼長會增加編碼生成矩陣的數(shù)據(jù)量，進而增加設(shè)計的復(fù)雜度和硬件資源消耗。
　　本文結(jié)合碼本技術(shù)的特點，采用System Verilog語言設(shè)計了一個低復(fù)雜度的中等碼長LT碼編譯碼器?？偨Y(jié)了LT碼的研究現(xiàn)狀，介紹了LT碼的設(shè)計

2、理論和碼本技術(shù)在LT編譯碼器設(shè)計中的應(yīng)用。LT碼編譯碼電路的碼率為4Mbits，數(shù)據(jù)收發(fā)工作頻率為16MHz，譯碼冗余低于0.5，碼長為1024。為了降低設(shè)計的復(fù)雜度，在LT編碼器的設(shè)計中，應(yīng)用碼本技術(shù)對生成矩陣數(shù)據(jù)進行壓縮，然后在度分布模塊中采用截斷的度分布函數(shù)和改進的查找表方法。在譯碼器的設(shè)計中，去掉解壓縮過程，直接采用經(jīng)過壓縮的數(shù)據(jù)進行在線譯碼，運算模塊中加入了位置向量表以及空地址查找的功能。
　　完成LT碼編譯碼器的RTL

3、級設(shè)計后，對LT碼編譯碼器進行了System Verilog驗證平臺的功能仿真和FPGA驗證，仿真和驗證結(jié)果表明，所設(shè)計的LT碼編譯碼器具有電路復(fù)雜度低的特點，在硬件資源的消耗中，組合邏輯單元占用2735個，寄存器單元占用1407個，內(nèi)存單元占用667Kbits。數(shù)據(jù)收發(fā)的工作頻率最大為50MHz。然后，對LT碼編譯碼器電路進行誤碼率計算，當(dāng)信噪比為9dB時，誤碼率為8.75×10-6，又對LT碼譯碼器電路的譯碼冗余度進行了統(tǒng)計，譯碼冗