基于ATCA架構(gòu)的高速交換設(shè)備信號(hào)完整性應(yīng)用研究.pdf

1、隨著電子技術(shù)的飛速發(fā)展,集成電路的數(shù)據(jù)速率和時(shí)鐘速率不斷提高,信號(hào)邊沿速度也越來(lái)越高,與此同時(shí),元器件的復(fù)雜度也在不斷增加,PCB已經(jīng)成為了高性能的系統(tǒng)結(jié)構(gòu)模塊。一系列信號(hào)完整性問(wèn)題,如反射、串?dāng)_、過(guò)沖、下沖、振鈴等,不斷凸顯出來(lái),如果處理不當(dāng),就會(huì)導(dǎo)致整個(gè)設(shè)計(jì)的失敗,所以信號(hào)完整性問(wèn)題已經(jīng)成為一個(gè)設(shè)計(jì)能否成功的重要因素之一。傳統(tǒng)的PCB設(shè)計(jì)方法已經(jīng)無(wú)法滿(mǎn)足設(shè)計(jì)需求。因此,在高速電路PCB設(shè)計(jì)過(guò)程中,通過(guò)仿真盡量減小或消除因信號(hào)完整性問(wèn)

2、題帶來(lái)的影響已經(jīng)成為必然。
　　本論文基于麥克斯韋電磁場(chǎng)理論、傳輸線(xiàn)理論和阻抗理論,對(duì)反射、串?dāng)_等信號(hào)完整性問(wèn)題進(jìn)行了深入研究,給出了相應(yīng)的解決方法。在此基礎(chǔ)上,以某高速交換設(shè)備為例,對(duì)其進(jìn)行了信號(hào)完整性設(shè)計(jì)分析。通過(guò)搭建仿真環(huán)境,介紹仿真軟件和模型,給出信號(hào)完整性仿真的基本流程。在Cadence PCB SI軟件環(huán)境下,對(duì)關(guān)鍵網(wǎng)絡(luò)——MAC、PHY網(wǎng)絡(luò)信號(hào)等進(jìn)行反射、串?dāng)_仿真分析,歸納出抑制信號(hào)完整性問(wèn)題的布局、布線(xiàn)約束規(guī)則,根

3、據(jù)規(guī)則完成PCB設(shè)計(jì)并進(jìn)行仿真驗(yàn)證,確保在設(shè)計(jì)階段減小或消除信號(hào)完整性問(wèn)題,達(dá)到良好的設(shè)計(jì)效果,進(jìn)一步證明了高速電路信號(hào)完整性應(yīng)用研究的重要性。
　　本文針對(duì)千兆網(wǎng)交換子系統(tǒng)提出了一套完整的PCB設(shè)計(jì)規(guī)則,使某高速交換設(shè)備信號(hào)完整性問(wèn)題出現(xiàn)的概率大大降低,設(shè)備能夠?qū)崿F(xiàn)1000M接口自適應(yīng)和16路千兆網(wǎng)口無(wú)阻塞交換。設(shè)備在網(wǎng)絡(luò)測(cè)試中表現(xiàn)良好,掉包率低,經(jīng)過(guò)眼圖比對(duì)可以看出,按照此規(guī)則設(shè)計(jì)出來(lái)的系統(tǒng),抗噪聲能力良好,過(guò)門(mén)限失真較小,滿(mǎn)