基于ATPG的FPGA網(wǎng)表等價性驗證方法研究.pdf

1、近些年，科學技術(shù)飛速發(fā)展尤其是納米技術(shù)和晶體管材料應(yīng)用技術(shù)不斷進步，使人們可以在拇指大的電路板上集成數(shù)十億個晶體管，不斷滿足人類在各方面需求。但是隨著設(shè)計精度不斷提高，導致IC設(shè)計復雜度不斷增加，并且復雜度已經(jīng)成指數(shù)增長趨勢，因此設(shè)計出錯可能性越來越大。在對集成電路進行驗證時，可將集成電路驗證問題轉(zhuǎn)化為SAT問題求解。對SAT問題進行求解時可使用完全或非完全算法。在使用完全算法求解SAT問題時，它根據(jù)設(shè)計的集成電路得出與集成電路等價的合

2、取范式，然后對合取范式進行求解以驗證該集成電路的功能正確性。完備算法的優(yōu)點是無論得到的合取范式的規(guī)模多大，它都能找到滿足該合取范式的一組賦值，并判斷出該SAT問題可滿足性問題也即該集成電路設(shè)計的功能是正確的，在實例無解的情況下給它也能給出該SAT問題是不可滿足性問題的證明，如經(jīng)典的完備算法DPLL；但是它在SAT問題的解空間漫無目的的搜索，會花費大量時間。而不完備算法主要是局部搜索算法(Local Search)如ATPG算法、D算法等

3、，該算法雖然不能保證一定能找到解，但它求解速度快，如果對某些特殊SAT問題求解，與相對完全算法相比局部搜索算法更為有效。
　　針對傳統(tǒng)ATPG算法的缺點，本文引入LUT技術(shù)對該算法進行改進，提出了一種基于LUT技術(shù)的改進型的ATPG算法。該改進型ATPG算法主要思想是對超大型VLSI電路中的基本邏輯門進行封裝，封裝檢測驗證人員設(shè)計時判斷不會出錯部分，減少測試過程中的故障數(shù)量，從而加速整個測試產(chǎn)生過程。
　　在改進型ATPG算