低噪聲高電源抑制比片上LDO的研究與設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)和工藝制程的不斷進(jìn)步，越來(lái)越多的電路被集成在一起。通常一個(gè)大規(guī)模數(shù)?；旌闲酒邪硕鄠€(gè)不同的數(shù)字、模擬電路模塊，它們對(duì)電源有著不同的要求，因此需要多個(gè)不同的電源管理電路對(duì)其進(jìn)行供電。在大規(guī)模數(shù)?；旌闲酒膽?yīng)用中采用傳統(tǒng)LDO則需要占用多個(gè)芯片引腳，并且應(yīng)用工程師還需選用具有特定ESR（Equivalent Series Resistance）值范圍和容值范圍的外接電容以保證LDO穩(wěn)定工作，這些外接電容也將占用一定的印刷

2、電路板（Printed Circuit Board，PCB）面積，這將極大地增加應(yīng)用成本和產(chǎn)品面積。另外，由于芯片引腳以及PCB板上的寄生電感，片外電容無(wú)法對(duì)芯片中的高速高精度電路模塊產(chǎn)生及時(shí)有效的響應(yīng)。但是，片上LDO在穩(wěn)定性、高頻電源抑制比、噪聲以及瞬態(tài)響應(yīng)等方面通常都具有較差的性能。
　　本文對(duì)傳統(tǒng)LDO和片上LDO的環(huán)路穩(wěn)定性以及電源抑制比進(jìn)行了深入的對(duì)比研究和分析。在此基礎(chǔ)上，采用40 nm CMOS工藝，針對(duì)大規(guī)模高速

3、高精度數(shù)?；旌想娐?，在能夠接受的面積開(kāi)銷(xiāo)下，通過(guò)功率管類(lèi)型和誤差放大器類(lèi)型的配合，采用了電源紋波抵消技術(shù)并對(duì)電路進(jìn)行了低噪聲設(shè)計(jì)，設(shè)計(jì)了一款高性能的片上 LDO，具有良好的環(huán)路穩(wěn)定性，并且在極寬的頻率范圍內(nèi)都具有很低噪聲和優(yōu)異的電源抑制比。
　　在1.8 V（±10％）的電源電壓下，本文設(shè)計(jì)的LDO的輸出電壓為1.1 V，在0~1 mA的負(fù)載電流范圍內(nèi)均能穩(wěn)定工作。值得強(qiáng)調(diào)的是，本文設(shè)計(jì)的LDO僅有189.3μV的等效輸出噪聲（頻