基于環(huán)形振蕩器的可尋址測試芯片的研究與實現(xiàn).pdf

1、隨著集成電路關鍵尺寸(Critical Dimension)的不斷減小并逐漸接近物理極限，其設計規(guī)則、制造工藝以及生產(chǎn)流程也變得更加復雜，由此引發(fā)的成品率下降的問題也愈發(fā)嚴重。測試芯片(Test Chip)集成了具備提取電學、物理參數(shù)以及檢測工藝缺陷等功能的各類測試結構(Test Structure)，它在進入納米時代后的集成電路成品率領域扮演著尤為重要的角色。
　　作為測試結構的一種類型，環(huán)形振蕩器(Ring Oscillato

2、r，RO)常用于電路時間延遲的測量、交流參數(shù)的提取以及工藝波動的捕捉。為了提高芯片單位面積內可集成的測試結構的數(shù)量，可尋址的測試芯片設計方案被提出并逐步得到廣泛應用。而測試結構集成度提高的同時，測試芯片版圖的生成工作也會變的相對繁瑣，對于RO這類版圖較為復雜的測試結構，情況更不容樂觀。如果借鑒電子設計自動化(Electronic Design Automation，EDA)中的一些思想，利用軟件和版圖數(shù)據(jù)庫實現(xiàn)版圖生成自動化，既能大大縮

3、短用于版圖生成的時間，又能在一定程度上避免人工繪制版圖出現(xiàn)的錯誤。
　　本文圍繞基于環(huán)形振蕩器的測試芯片展開研究，并提出了一套完整的實現(xiàn)方案——一種基于環(huán)形振蕩器的高面積利用率的可尋址測試芯片，它可以被放置在晶圓的劃片槽區(qū)域，用于裸片切割前的測試，并配有一套專用的版圖自動化生成平臺，用于節(jié)約版圖設計的時間成本。該方案還從以下細節(jié)入手，確保在引入可尋址方案后仍能保持一定的測試精度以及測試便利度:
　　(1)考慮到引入可尋址方案

4、后，測試芯片所集成的環(huán)形振蕩器類型、輸出頻率的多樣化，本文采用了“局部——全局”兩級分頻器的設計，將集成于同一測試芯片的各類環(huán)形振蕩器的輸出頻率降至一個盡可能小的范圍，以便外部測試設備能對各輸出頻率進行精確的測量;
　　(2)考慮到電流測量準確性，使用兩組分立的電源、地網(wǎng)絡為待測環(huán)形振蕩器和外圍電路供電;
　　(3)考慮到供電電壓的準確性，采用了獨熱碼與傳統(tǒng)二進制編解碼結合的可尋址方案，并使用“十字交疊繞線法”進一步減少電源