基于環(huán)形振蕩器的連續(xù)時(shí)間Sigma-Delta模數(shù)轉(zhuǎn)換器的建模與設(shè)計(jì).pdf

1、CMOS特征尺寸的縮小和電源電壓的下降，讓使用電壓域量化的模數(shù)轉(zhuǎn)換器(ADC)在精度上不再占有優(yōu)勢，而時(shí)域量化的ADC卻在享受工藝升級下的高分辨。結(jié)合當(dāng)前智能便攜式電子產(chǎn)品對ADC低功耗的要求，本文將在時(shí)域量化的基于環(huán)形壓控振蕩器的量化器(RVCO Quantizer)，結(jié)合到功耗較低的連續(xù)時(shí)間(CT) Sigma-Delta(ΣΔ)的結(jié)構(gòu)中，提出了一種基于雙環(huán)形壓控振蕩器的量化器(DRQ)的CTΣΔADC架構(gòu)，并利用該架構(gòu)在GSMC0

2、.18μm工藝下，設(shè)計(jì)了一款10MHz帶寬、10bit精度的適用于WLAN協(xié)議的連續(xù)時(shí)間Sigma-Delta模數(shù)轉(zhuǎn)換器。本論文的具體研究內(nèi)容如下：
　　研究了ΣΔ調(diào)制器的工作原理以及CT結(jié)構(gòu)相對于離散時(shí)間(Discrete Time, DT)結(jié)構(gòu)各個(gè)方面的優(yōu)缺點(diǎn)，同時(shí)研究了環(huán)形振蕩器的性質(zhì)和其在連續(xù)時(shí)間ΣΔADC上的應(yīng)用，對各種基于RVCO Quantizers的ADC進(jìn)行了總結(jié)和分析，提出了能有效消除輸出信號偶次諧波的、提高系

3、統(tǒng)SNDR的基于DRQ的CTΣΔ模數(shù)轉(zhuǎn)換器架構(gòu)。
　　利用CPPSIM行為級仿真軟件對所提出的系統(tǒng)架構(gòu)進(jìn)行了系統(tǒng)建模和行為級仿真，主要研究了RVCO Quantizer、非歸零電流舵數(shù)模轉(zhuǎn)換器(NRZ DAC)、三階濾波器的CPPSIM建模和仿真，并對系統(tǒng)的非理性因素如：運(yùn)放的有限增益帶寬積、電阻噪聲、NRZ DAC噪聲、時(shí)鐘的抖動等進(jìn)行了分析和建模。通過系統(tǒng)的行為級仿真確定了電路的設(shè)計(jì)指標(biāo)范圍，行為級仿真系統(tǒng)的SNR為67.9d

4、B， SNDR為65.4dB，SFDR為72.5dB。
　　在確定了電路的設(shè)計(jì)指標(biāo)范圍后，在GSMC0.18μm工藝下對系統(tǒng)的RVCO Quantizer、NRZ DAC和三階濾波器等進(jìn)行了晶體管級電路設(shè)計(jì)，各模塊性能指標(biāo)均在設(shè)計(jì)指標(biāo)范圍內(nèi)。還給出了濾波器優(yōu)化后的系數(shù)，并著重分析了濾波器前端的噪聲以及濾波器的RC系數(shù)的調(diào)諧。在完成了系統(tǒng)的整體電路設(shè)計(jì)后，系統(tǒng)的晶體管級仿真結(jié)果為SNR為61.5dB，SNDR為55.0dB，SFDR