基于時域量化的逐次逼近型ADC研究與設計.pdf

1、隨著通信行業(yè)、多媒體技術和數字化設備的快速發(fā)展，ADC作為模擬世界和數字世界溝通的橋梁，其性能向高速、高精度、低功耗方向發(fā)展。深亞微米工藝下數字電路的優(yōu)勢在于高速、低功耗，因此將數字電路的優(yōu)勢應用在模數轉換器的設計中更能夠使其適應發(fā)展需求。本文采用55 nm CMOS工藝，通過對各種結構ADC以及混合結構ADC的優(yōu)缺點進行研究和分析，設計了一款基于時域量化的10位100MS/s逐次逼近型ADC。
　　首先，模擬電路的發(fā)展趨勢之一是

2、改變信號的表征方式，為了實現信號的時域表征，本文詳細分析了時域量化的核心電路，包括電壓時間轉換器 VTC、時間數字轉換器 TDC。通過對這兩個核心電路的分析和比較提出了本文中采用的時域量化電路結構，其中VTC電路采用脈寬調制結構實現了輸入信號軌到軌量化，TDC電路采用D觸發(fā)器型和延遲線型組成的混合型結構實現了8位溫度計編碼輸出，編碼電路采用N中取1碼編碼方式實現了4位二進制量化結果輸出以及DAC陣列開關相應位控制編碼輸出。同時對該電路中

3、存在的失配、誤差進行了研究和分析，通過利用時域量化冗余位提出了一種電路自校正方式。
　　其次，為了實現高速、低功耗的目的，本文中采樣開關采用柵壓自舉結構保證采樣線性度，DAC陣列采用分段式電容分裂結構，減小了芯片面積和功耗，比較器采用低回踢噪聲鐘控比較器結構，并對比較器的失配進行校正、對等效輸入噪聲的影響進行分析。同時針對傳統逐次逼近寄存器電路中存在延遲過大難以實現高速工作的特點提出了一種新型的逐次逼近寄存器結構，該結構采用鎖存器

4、實現移位功能，有效提高了電路工作速度，同時降低功耗。
　　最后，基于55 nm CMOS工藝完成各個關鍵單元電路以及整體基于時域量化SAR ADC性能仿真驗證。為了更好地與實際結果相符，在仿真過程中對關鍵電路以及關鍵節(jié)點添加寄生參數。仿真結果表明：在采樣頻率為100MHz，輸入信號頻率為22.65625MHz的條件下，ADC的信號噪聲失真比SNDR為61.1070dB，無雜散動態(tài)范圍 SFDR為71.0713dB，有效位 ENOB