數(shù)字邏輯課程設(shè)計(jì)---多功能數(shù)字鐘 (2)

1、<p>　　數(shù)字邏輯電路課程設(shè)計(jì)</p><p><b>　　—— 多功能數(shù)字鐘</b></p><p><b>　　目 錄</b></p><p>　　實(shí)驗(yàn)?zāi)康?#183;···········

2、3;···································2</p&

3、gt;<p>　　實(shí)驗(yàn)要求·································&#

4、183;··············2</p><p>　　試驗(yàn)任務(wù)及要求·················

5、;·························2</p><p>　　頂層圖及相應(yīng)模塊······&

6、#183;·································3</p><

7、p>　　課程設(shè)計(jì)總結(jié)··································

8、83;·········12</p><p><b>　　實(shí)驗(yàn)?zāi)康模?lt;/b></p><p>　　學(xué)會(huì)應(yīng)用數(shù)字系統(tǒng)設(shè)計(jì)方法進(jìn)行電路設(shè)計(jì)；</p><p>　　進(jìn)一步提高M(jìn)AX+plus II 10.0 BASELINE軟件的開發(fā)應(yīng)用能力；</p>

9、;<p>　　培養(yǎng)學(xué)生書寫綜合實(shí)驗(yàn)報(bào)告的能力。</p><p><b>　　實(shí)驗(yàn)要求：</b></p><p>　　根據(jù)實(shí)驗(yàn)任務(wù)，選擇最佳設(shè)計(jì)方案，綜合運(yùn)用MAX+plus II 10.0 BASELINE軟件的各種設(shè)計(jì)方法設(shè)計(jì)出層次分明、結(jié)構(gòu)清楚、電路優(yōu)化、VHDL語(yǔ)言描述簡(jiǎn)潔的完整設(shè)計(jì)文件。通過(guò)仿真直至下載來(lái)驗(yàn)證設(shè)計(jì)的正確性。</p>

10、<p><b>　　實(shí)驗(yàn)任務(wù)及要求</b></p><p>　　能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能</p><p>　　用M6M5做24小時(shí)計(jì)數(shù)器的顯示器；</p><p>　　用M4M3做60分鐘計(jì)數(shù)器的顯示器；</p><p>　　用M2M1做60秒鐘計(jì)數(shù)器的顯示器。</p><p>　

11、　能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)“校時(shí)”、“校分”功能</p><p>　　按下“SA”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按24小時(shí)循環(huán)，計(jì)滿23小時(shí)后再回00；</p><p>　　按下“SB”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按60分鐘循環(huán)，計(jì)滿59分鐘后再回00；但不向高位進(jìn)位。</p><p>　　按下“SC” 鍵后，秒清零。要求按下“SA”和“SB”均不會(huì)產(chǎn)生數(shù)字跳變（“SA”、

12、“SB”按鍵是有抖動(dòng)的，必須地“SA”、“SB”進(jìn)行消抖處理, 消抖電路用D觸發(fā)器構(gòu)成。 原理：一個(gè)觸發(fā)器CP(64HZ)內(nèi)，屏蔽所有的抖動(dòng)脈沖）。</p><p>　　計(jì)時(shí)（24進(jìn)制計(jì)數(shù)器），計(jì)分（60進(jìn)制計(jì)數(shù)器）、計(jì)秒（60進(jìn)制計(jì)數(shù)器）模塊可由10進(jìn)制計(jì)數(shù)器連接構(gòu)成，也可用VHDL語(yǔ)言完成（可以參考教材P341，例8.2.1 多功能電子鐘的設(shè)計(jì)）。10進(jìn)制計(jì)數(shù)器需自己設(shè)計(jì)（用VHDL語(yǔ)言，與所做實(shí)驗(yàn)74160

13、計(jì)數(shù)器相同），不能調(diào)用系統(tǒng)庫(kù)。</p><p>　　其他如分頻電路、提供報(bào)時(shí)控制信號(hào)、鬧時(shí)電路等模塊用VHDL語(yǔ)言實(shí)現(xiàn)。</p><p>　　能利用實(shí)驗(yàn)板上的揚(yáng)聲器作整點(diǎn)報(bào)時(shí)</p><p>　　當(dāng)計(jì)時(shí)到達(dá)59’50”、 52”、54”、55”、 56”、 58”、鳴叫，鳴叫聲頻可定為500HZ；</p><p>　　到達(dá)00分00秒時(shí)為最后

14、一聲整點(diǎn)報(bào)時(shí)。整點(diǎn)報(bào)時(shí)的頻率可定為1KHZ。報(bào)時(shí)信號(hào)從ISP1032的PIN68輸出，PIN68與揚(yáng)聲器的輸入電路相連，激勵(lì)揚(yáng)聲器；</p><p><b>　　鬧時(shí)</b></p><p>　　鬧時(shí)的最小時(shí)間間隔為十分鐘。</p><p><b>　　鬧時(shí)長(zhǎng)度為一分鐘。</b></p><p>　

15、　鬧時(shí)聲響可以是單頻。</p><p>　　鬧時(shí)時(shí)聲響也可以是雙頻交替的警笛聲。</p><p>　　使用MAX+plus II 10.0 BASELINE軟件設(shè)計(jì)符合上述功能的多功能數(shù)字鐘，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。</p><p>　　報(bào)時(shí)功能。鬧時(shí)功能用功能仿真的方法驗(yàn)證，可通過(guò)觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。</p><p>　

16、　7. 使用設(shè)計(jì)思路----層次化的思想: 計(jì)時(shí)（間）模塊、時(shí)間校對(duì)模塊、報(bào)時(shí)模塊、分頻模塊、動(dòng)態(tài)顯示模塊</p><p>　　8. 完成全部電路設(shè)計(jì)后在EP1KTC144-3 實(shí)驗(yàn)系統(tǒng)上下載，驗(yàn)證設(shè)計(jì)的正確性。</p><p>　　四. 頂層圖及相關(guān)模塊說(shuō)明：</p><p><b>　　1. 頂層圖</b></p&g

17、t;<p><b>　　2．各模塊說(shuō)明：</b></p><p><b>　?。?）進(jìn)制模塊：</b></p><p><b>　　十進(jìn)制源程序</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_

18、1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity ls160 is port(</p><p>　　data:in std_logic_vector(3 downto 0); </p><p>　　clk,ld,p,t,clr:in std_l

19、ogic; </p><p>　　a,b,c,d,tc: out std_logic); </p><p>　　end ls160;</p><p>　　architecture behavior of ls160 is</p><p>　　signal count : std_logic_ve

20、ctor(3 downto 0);</p><p><b>　　begin</b></p><p>　　tc<='1' when(count="1001" and p='1' and t='1' and ld='1' and clr='1')else'0&

21、#39; ;</p><p><b>　　cale:</b></p><p>　　process(clk,clr,p,t,ld)</p><p><b>　　begin</b></p><p>　　if(rising_edge(clk))then</p><p>　　if(c

22、lr='1')then</p><p>　　if(ld='1')then</p><p>　　if(p='1')then</p><p>　　if(t='1')then</p><p>　　if(count="1001")then</p><

23、;p>　　count<="0000";</p><p><b>　　else</b></p><p>　　count<=count+1;</p><p><b>　　end if;</b></p><p><b>　　else</b><

24、;/p><p>　　count<=count;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　count<=count;</p><p><b>　　end if;</b>&

25、lt;/p><p><b>　　else</b></p><p>　　count<=data;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　count<="000

26、0";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　a<=count(0);b<=count(1);c<=count(2);d<=count(3);</p><p>　　end proc

27、ess cale;</p><p>　　end behavior;</p><p><b>　　二十四進(jìn)制</b></p><p><b>　　仿真圖</b></p><p>　　模塊說(shuō)明：此計(jì)數(shù)器由兩個(gè)十進(jìn)制計(jì)數(shù)器構(gòu)成，是并行連接</p><p><b>　　六十

28、進(jìn)制</b></p><p><b>　　仿真圖</b></p><p>　　模塊說(shuō)明：此計(jì)數(shù)器由兩個(gè)十進(jìn)制計(jì)數(shù)器構(gòu)成，片一的進(jìn)位TC獨(dú)立與片二的P，T連在一起，并行連接成一百進(jìn)制計(jì)數(shù)器，片一的P，T接高電平，兩片的CLK都接在同一輸入上，形成異步置零。片一上的AD，片二上的AC接入同一與非門，再接到兩片的LD上。H[3…0]構(gòu)成十位，L[3…0]構(gòu)成個(gè)位

29、。</p><p>　　(2) DTSM模塊:</p><p><b>　　分頻模塊：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all

30、;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity frequencydivider is</p><p>　　port(clk:in std_logic;</p><p>　　hz512:out std_logic;</p><p>　　hz25

31、6:out std_logic;</p><p>　　hz64:out std_logic; </p><p>　　hz4:out std_logic;</p><p>　　hz1:out std_logic</p><p><b>　　); </b></p><p>　　end frequenc

32、ydivider;</p><p>　　architecture f of frequencydivider is</p><p>　　signal q:std_logic_vector(9 downto 0);</p><p><b>　　begin </b></p><p>　　process(clk)</p&

33、gt;<p><b>　　begin </b></p><p>　　if clk'event and clk='1'then </p><p><b>　　q<=q+1;</b></p><p><b>　　end if;</b></p>&l

34、t;p>　　end process;</p><p>　　hz512<=q(0);</p><p>　　hz256<=q(1);</p><p>　　hz64<=q(3);</p><p>　　hz4<=q(7);</p><p>　　hz1<=q(9);</p>&l

35、t;p><b>　　end f;</b></p><p>　　模塊說(shuō)明：由于clk的頻率為1024hz，所以可以定義一個(gè)std_logic_vector(9 downto 0),使它不停地從0000000000加到1111111111然后又返回0000000000，由于最低位在clk脈沖到來(lái)時(shí)從0變?yōu)?，然后又在下一個(gè)脈沖變回0,因此最低位的時(shí)鐘周期為clk的時(shí)鐘周期的兩倍，它的頻率就

36、為clk頻率的確1/2即512hz。同理，次高位的頻率就為clk頻率的1/2 * 1/2 = 1/4，用這種方法就可以得到各種</p><p><b>　?。?）整點(diǎn)報(bào)時(shí)模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p&g

37、t;　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity hourring is</p><p>　　port(m1,m0,s1,s0 : in std_logic_vector(3 downto 0); </p>&l

38、t;p>　　sig500,sig1k : out std_logic);</p><p>　　end hourring;</p><p>　　architecture a of hourring is</p><p>　　signal q : std_logic_vector(15 downto 0);</p><p>　　signal

39、 s500,s1k : std_logic;</p><p><b>　　begin</b></p><p>　　q(15 downto 12)<=m1;</p><p>　　q(11 downto 8)<=m0;</p><p>　　q(7 downto 4)<=s1;</p><

40、p>　　q(3 downto 0)<=s0;</p><p>　　hring : block</p><p><b>　　begin </b></p><p>　　s500<='1' when q="0101100101010000" else</p><p>

41、;　　'1' when q="0101100101010010" else</p><p>　　'1' when q="0101100101010100" else</p><p>　　'1' when q="0101100101010110" else</p><

42、;p>　　'1' when q="0101100101011000" else</p><p><b>　　'0';</b></p><p>　　s1k<='1' when q="0000000000000000" else</p><p>&l

43、t;b>　　'0';</b></p><p>　　end block hring;</p><p>　　sig500<=s500;</p><p>　　sig1k<=s1k;</p><p><b>　　end a;</b></p><p>　　模塊說(shuō)

44、明：此模塊由十三個(gè)二十一位一選擇器組成，用以對(duì)七位七段碼和六位動(dòng)態(tài)顯示作用選擇輸出。</p><p>　　Sg[6…0]表示計(jì)時(shí)時(shí)間顯示的七段碼，rsg[6…0]表示鬧鈴時(shí)間顯示的七段碼，sl[5…0]表示計(jì)時(shí)時(shí)間的動(dòng)態(tài)顯示信號(hào)，rsl[5…2]表示鬧鈴時(shí)間的動(dòng)態(tài)顯示信號(hào)。</p><p><b>　?。?）選擇器模塊</b></p><p>

45、<b>　　21選擇器</b></p><p><b>　　五．課程設(shè)計(jì)總結(jié):</b></p><p>　　通過(guò)這一次的課程設(shè)計(jì)，我對(duì)VHDL語(yǔ)言有了進(jìn)一步的了解。平時(shí)上機(jī)實(shí)驗(yàn)時(shí)不認(rèn)真，總覺(jué)得自己什么都會(huì)了,等到面臨實(shí)際的問(wèn)題才發(fā)現(xiàn)自己什么都沒(méi)有學(xué)會(huì),本次課程設(shè)計(jì)使我更深刻的掌握了VHDL語(yǔ)言。</p><p>　　在課程

46、設(shè)計(jì)的一開始階段就遇到了很多的困難:對(duì)VHDL語(yǔ)言不熟悉,沒(méi)有對(duì)課程設(shè)計(jì)做好整體的規(guī)劃,對(duì)電路圖的畫法不熟練，不知道該做些什么,以致影響了課程設(shè)計(jì)的整體進(jìn)度,隨著設(shè)計(jì)的進(jìn)行,在各方面都學(xué)到了很多,對(duì)軟件的使用也熟悉了,在同學(xué)的幫助下也理清了思路,在后續(xù)的工作中進(jìn)展就較為順利了。</p><p>　　這一次的課程設(shè)計(jì)讓我們懂得了在學(xué)習(xí)過(guò)程中要理論與實(shí)踐相結(jié)合，因此我覺(jué)得這次課程設(shè)計(jì)是非常有必要的，也是非常有實(shí)際意義