基于C6474的圖像并行處理系統(tǒng)的研究與實現(xiàn).pdf

1、目前國內(nèi)外智能車中的處理平臺大都是采用并行多臺PC機來完成對圖像、傳感器、雷達(dá)等信息的處理，由于PC機的體積龐大，不能夠方便地安裝攜帶，不能夠方便的集成于整個智能駕駛輔助系統(tǒng)中，而且PC機所需要的巨大的功耗也不能夠?qū)崿F(xiàn)其的車載化目標(biāo)，同時還帶來了巨大的能源浪費。因此，本課題結(jié)合目前較流行的嵌入式系統(tǒng)和并行處理系統(tǒng)，來構(gòu)建一個嵌入式并行處理平臺，對智能車處理平臺的研究具有重大的意義。
　　 智能車視覺傳感器獲得的數(shù)據(jù)量巨大，需要高

2、效率的信息處理平臺。本文以高性能多核DSP芯片TMS320C6474為核心通過RapidIO的高速數(shù)據(jù)傳輸技術(shù)與具有強大并行處理能力的FPGA相連接，實現(xiàn)了高效率的并行處理平臺。CCD攝像頭采集模擬圖像信號，經(jīng)過AD轉(zhuǎn)換為數(shù)字圖像信號，傳送到FPGA預(yù)處理并存儲，然后通過串行RapidIO總線與DSP進行數(shù)據(jù)傳輸，最后在DSP并行平臺中對圖像信號進行處理。
　　 DSP與FPGA都是高性能的處理芯片，如何使數(shù)據(jù)通道滿足系統(tǒng)對數(shù)據(jù)

3、傳輸高速率的要求。本文采用的高速串行RapidIO總線解決了高性能嵌入式系統(tǒng)在可靠性和互連性方面的存在的諸多問題。RapidIO總線的使用使得FPGA與DSP、DSP與DSP之間的數(shù)據(jù)傳輸速率最大可以達(dá)到3.125Gbps，基本上實現(xiàn)了無延遲傳輸，從而解決了處理器之間大數(shù)據(jù)量的高速傳輸問題。
　　 編寫代碼使用的是TI公司提供的強大軟件開發(fā)環(huán)境CCS和DSP/BIOS操作系統(tǒng)，從而在代碼的編寫、調(diào)試、優(yōu)化等方面都可以輕松實現(xiàn)。為

4、了驗證并行平臺的處理能力，本文采用適合并行化的遺傳算法來進行驗證，在C6474內(nèi)部的3個核之間采用共享內(nèi)存的方式來對遺傳算法并行化，多片DSP之間則使用串行RapidIO總線級聯(lián)起來，使得它們之間數(shù)據(jù)傳輸無延遲，從而可以實時的傳輸遺傳算法中的數(shù)據(jù)。
　　 最后，通過對SRIO接口初始化，實現(xiàn)了FPGA與DSP、DSP與DSP之間的數(shù)據(jù)傳輸，從而驗證了SRIO總線的高效性。通過遺傳算法在PC機，單個DSP與并行處理平臺上的實驗結(jié)果