寬頻率范圍低抖動(dòng)鎖相環(huán)設(shè)計(jì).pdf

1、隨著集成電路飛速發(fā)展，電子產(chǎn)品日新月異的更新給集成電路的設(shè)計(jì)提出了高速換代的要求。而模擬集成電路設(shè)計(jì)要遵循各性能參數(shù)相互制約的關(guān)系，這使的某一個(gè)性能參數(shù)非常好的時(shí)候，另一個(gè)性能參數(shù)卻可能成為短板，所以同時(shí)適用于不同性能指標(biāo)的模擬電路設(shè)計(jì)具有很大挑戰(zhàn)性。鎖相環(huán)作為模擬電路設(shè)計(jì)的一個(gè)典型代表，其在固定輸入輸出頻率時(shí)的低抖動(dòng)要求較容易實(shí)現(xiàn)，但是當(dāng)輸入或輸出頻率變化時(shí)，勢(shì)必會(huì)使某些固定的環(huán)路參數(shù)成為一個(gè)變化的量，使PLL系統(tǒng)成為一個(gè)動(dòng)態(tài)系統(tǒng)，該

2、系統(tǒng)對(duì)不同頻率輸出點(diǎn)的抖動(dòng)性能沒(méi)有一個(gè)很好的收斂性，所以寬輸入輸出頻率范圍的低抖動(dòng)鎖相環(huán)設(shè)計(jì)是一個(gè)難點(diǎn)。
　　本文在40nm CMOS工藝下研究了寬輸入輸出頻率范圍鎖相環(huán)的低抖動(dòng)實(shí)現(xiàn)，通過(guò)系統(tǒng)級(jí)，行為級(jí)、電路級(jí)和版圖級(jí)的全方位研究，得到影響鎖相環(huán)輸出抖動(dòng)的三個(gè)主要因素：電源噪聲、壓控振蕩器控制電壓波動(dòng)和抖動(dòng)在整個(gè)輸出頻率范圍的不一致性。為了實(shí)現(xiàn)抖動(dòng)在整個(gè)輸出頻率范圍的一致性，本文改進(jìn)了常規(guī)的自適應(yīng)帶寬鎖相環(huán)架構(gòu)，通過(guò)理論推導(dǎo)，驗(yàn)證

3、了該架構(gòu)帶寬和阻尼因子隨參考頻率的的變化可以自適應(yīng)。為了Vc電壓波動(dòng)的抑制，本文從鎖相環(huán)行為級(jí)分析了鑒頻鑒相器和電荷泵的非理想因素，在此基礎(chǔ)上改進(jìn)了鑒頻鑒相器和電荷泵的電路結(jié)構(gòu)。驗(yàn)證結(jié)果表明鎖相環(huán)在鎖定狀態(tài)下，本文采用的設(shè)計(jì)使壓控振蕩器控制信號(hào)上的峰峰值從2.1mV下降到0.13mV，下降了一個(gè)多數(shù)量級(jí)。為了抑制電源噪聲對(duì)鎖相環(huán)輸出抖動(dòng)的影響，本文從鎖相環(huán)外部設(shè)計(jì)了低壓差穩(wěn)壓器，實(shí)現(xiàn)弱噪聲電源供電；然后對(duì)壓控振蕩器等模塊進(jìn)行了高電源抑制