ALICE EMCal電子學(xué)系統(tǒng)FPGA固件設(shè)計(jì).pdf

1、隨著ASIC技術(shù)的高速發(fā)展，現(xiàn)場可編程邏輯器件（Field Programmable Gate Array，簡稱FPGA）在高能物理探測器上的使用越來越普遍。大型強(qiáng)子對撞機(jī)（Large Hadron Collider，簡稱LHC）是目前世界上能量最高的物理實(shí)驗(yàn)科學(xué)裝置。大型重離子實(shí)驗(yàn)（A Large Ion Collider Experiment，簡稱ALICE）是LHC上四大物理實(shí)驗(yàn)之一。我校夸克與輕子物理教育部重點(diǎn)實(shí)驗(yàn)室是LHC/A

2、LICE實(shí)驗(yàn)組的國際合作單位之一，參與了ALICE物理研究工作和子探測器上部分電子學(xué)系統(tǒng)的研制、設(shè)計(jì)、生產(chǎn)、測試和調(diào)試等任務(wù)。電磁量能器（Electro Magnetic Calorimeter，簡稱EMCal）是ALICE上的子探測器。本文的工作就是為EMCal電子學(xué)系統(tǒng)中的前端電子學(xué)板（Front End Card，簡稱FEE）和觸發(fā)區(qū)域單元（Trigger Region Unit，簡稱TRU）上的FPGA設(shè)計(jì)固件。 EM

3、Cal是一種取樣量能器，由12672個塔形探測單元（簡稱Tower）組成。每個Tower由77層鉛和塑料閃爍體相間堆砌而成，閃爍光由內(nèi)嵌在Tower中與閃爍體垂直的波長位移（Wave Length Shift，簡稱WLS）光纖讀出。WLS光纖輸出端直接連接到雪崩光電二極管（Avalanche Photo Diode，簡稱APD）的光敏端，由緊貼在APD信號輸出端的電荷靈敏前置放大器（Current Sensitive Pre-ampli

4、fier，簡稱CSP）進(jìn)行預(yù)放大，每32路相鄰CSP的輸出信號通過扁平電纜傳輸?shù)酵粔KFEE板上，由FEE板對其進(jìn)行再放大、整形、模數(shù)變換等處理。FEE板上的FPGA器件負(fù)責(zé)控制FEE板上的所有器件，為FEE板提供各種必要的通信接口、確保FEE板上各子模塊的正確運(yùn)行、實(shí)現(xiàn)與FEE板自身安全相關(guān)的各種邏輯。FEE板還具有快整形電路單元，它對相鄰4路來自CSP的信號進(jìn)行相加后得到脈寬為100ns的信號，該信號被稱為fast-or信號。fas

5、t-or信號會直接輸出到TRU，由TRU做進(jìn)一步處理。 TRU是一個局域性的觸發(fā)單元，每個TRU通過綜合分析來自12塊FEE板的96路fast-or信號（相當(dāng)于384個Tower）來得到一個零級觸發(fā)信號（level-0）。所有TRU輸出的level-0信號由更高一級的觸發(fā)單元匯總再做分析。在IRU單元中，F(xiàn)PGA器件不僅要提供各種必要的通信接口、實(shí)現(xiàn)與TRU單元自身安全相關(guān)的各種邏輯，還需要實(shí)時處理TRU上12個8通道高速串行

6、模數(shù)轉(zhuǎn)換器輸出的480Mbit/s的數(shù)據(jù)流，產(chǎn)生高達(dá)40MHz的level-0信號。 本文的主要工作分為四個部分。第一部分是為FEE和TRU共同設(shè)計(jì)了通用的核心級系統(tǒng)；第二部分是專門為FEE設(shè)計(jì)的稀疏讀取模塊；第三部分和第四部分是專門為TRU設(shè)計(jì)的串行模數(shù)轉(zhuǎn)換器調(diào)試模塊和可調(diào)試相移模塊。這四部分的工作具體描述如下： （1）通用核心級系統(tǒng)。EMCal探測器的研制是一個長期的過程，在其研制過程中會不斷進(jìn)行系統(tǒng)功能升級。在電子

7、學(xué)系統(tǒng)中，對FPGA固件的升級比對硬件電路的升級要快得多，并且，耗費(fèi)的財力和人力要少的多。因此，可擴(kuò)展性是衡量FPGA固件的重要指標(biāo)之一。為了在原FEE固件中增加新的功能、對原有功能進(jìn)行優(yōu)化，需要對原固件的系統(tǒng)構(gòu)架進(jìn)行重新設(shè)計(jì)。 另外，通過對FEE和TRU的對比研究發(fā)現(xiàn)，F(xiàn)EE和TRU與上位機(jī)的通信總線是相同的，并具有類似的板級監(jiān)控機(jī)制。而我校又同時承擔(dān)著FEE的FPGA固件升級和TRU的FPGA固件設(shè)計(jì)兩項(xiàng)任務(wù)。因此，設(shè)計(jì)一個

8、FEE和TRU的通用核心級系統(tǒng)是必要的，也是可行的。該通用核心級系統(tǒng)僅實(shí)現(xiàn)FEE和TRU的通用功能，核心目的是為FEE和TRU提供可擴(kuò)展性強(qiáng)的通用系統(tǒng)構(gòu)架，以便隨時在此構(gòu)架下為FEE和TRU添加其特殊的功能模塊。 （2）稀疏讀?。⊿parse Readout）模塊。探測器數(shù)據(jù)獲取系統(tǒng)（DAQ）讀取數(shù)據(jù)的過程中，探測器的電子學(xué)不能記錄新發(fā)生的事件，這段時間被稱為死時間。減少死時間是探測器電子學(xué)系統(tǒng)關(guān)心的重要課題之一。在EMCal探

9、測器中，死時間主要花費(fèi)在讀取ALTRO芯片各信號通道的緩沖區(qū)上。據(jù)研究表明，對于一個有效的觸發(fā)事件，在LHC的鉛-鉛碰撞實(shí)驗(yàn)中，有約38％的緩沖區(qū)是空的；在質(zhì)子-質(zhì)子碰撞實(shí)驗(yàn)中，有約88％的緩沖區(qū)是空的。在DAQ讀取ALTRO芯片信號緩沖區(qū)時，尋址這些無數(shù)據(jù)的緩沖區(qū)浪費(fèi)了大量的時間。為此，在FEE的FPGA中實(shí)現(xiàn)了可選擇性采用的稀疏讀取機(jī)制。在采用稀疏讀取模式時，F(xiàn)PGA中的稀疏讀取模塊會在合適的時候掃描所有的緩沖區(qū)，通知DAQ只讀取有

10、數(shù)據(jù)的通道，從而減小EMCal探測器電子學(xué)系統(tǒng)的死時間。 （3）串行模數(shù)轉(zhuǎn)換器（SADC）調(diào)試模塊。在FPGA固件的設(shè)計(jì)和調(diào)試過程中，固件的編譯操作往往會耗費(fèi)設(shè)計(jì)者大量的時間。TRU上有12個8通道、12-bit的SADC器件，采樣時鐘的頻率為40MHz，輸出96路480M bit/s的串行數(shù)據(jù)流到FPGA。在FPGA中同時處理如此多通道、如此高速的數(shù)據(jù)流是相當(dāng)復(fù)雜的工作。為了盡量減少FPGA調(diào)試過程修改固件和重新編譯固件，專門

11、設(shè)計(jì)了一個SADC調(diào)試單元。該SADC調(diào)試單元根據(jù)調(diào)試需要集成了所有的SADC調(diào)試功能，在程序下載到TRU后，僅需遠(yuǎn)程修改與該單元相關(guān)的兩個寄存器就可以隨意選擇調(diào)試模式。SADC調(diào)試單元大大方便了TRU板軟硬件的測試。 （4）可調(diào)式相移模塊。根據(jù)ALICE全局觸發(fā)系統(tǒng)的要求，fast-or信號輸入TRU到TRU產(chǎn)生level-0觸發(fā)信號的延時不能超過380ns。level-0信號產(chǎn)生的關(guān)鍵是在FPGA中實(shí)現(xiàn)實(shí)時的信號峰值搜索算法

12、，從而通過判別信號峰值門限得到level-0觸發(fā)信號。因此，必須尋找一種能在FPGA中快速實(shí)現(xiàn)、并符合精度要求的峰值搜索算法。通過對多種峰值搜索算法的研究發(fā)現(xiàn)，Downhill Finder算法復(fù)雜度相對較低，并能滿足TRU的要求。 Downhill Finder算法要求TRU上SADC采樣點(diǎn)必須在fast-or信號的峰值處?？烧{(diào)式相移單元正是為了解決40.078MHz的ADC采樣時鐘與信號峰值的同步問題而設(shè)計(jì)的。該可調(diào)式相移單元可以對

13、ADC采樣時鐘的相位進(jìn)行指定步數(shù)的調(diào)整，單步相移為1/256度，總體相移范圍為±51/256度。本文工作中為FEE設(shè)計(jì)的FPGA固件已經(jīng)通過了實(shí)驗(yàn)室的功能性測試和歐洲核子研究中心（CERN）的可靠性測試。本文工作中為TRU設(shè)計(jì)的FPGA固件模塊通過了后布線仿真（Post-rout Simulation），并通過了CERN的功能性測試。 本文工作的創(chuàng)新之處可以總結(jié)為以下三點(diǎn)： （1）在系統(tǒng)框架的設(shè)計(jì)上，本著提高系統(tǒng)可擴(kuò)展性