納米級下SRAM時序控制電路的魯棒性研究.pdf

1、隨著移動通信技術，3D技術，GPS導航技術，高速無線網(wǎng)絡技術的迅速發(fā)展，推動了現(xiàn)代集成電路設計追求更高的工藝水平。片上系統(tǒng)中嵌入式的Memory等存儲器已成為芯片設計的重要組成部分，預計到2017年片上Memory面積的百分比將達到90％以上。片上存儲器面積的增加、工藝偏差的增加以及電源電壓降低都使得片上存儲器的設計面臨巨大的挑戰(zhàn)。
　　靜態(tài)隨機存儲器(簡稱:SRAM)因其高速、低功耗的特性被廣泛應用于手機，個人電腦等電子產(chǎn)品，因

2、此，SRAM的性能將直接影響到SOC芯片的性能。晶體管閾值電壓(Vth)的工藝偏差將對SRAM的穩(wěn)定性和訪問時間造成很大的影響。針對這一問題，本文深入研究了工藝、電壓、溫度(簡稱:PVT)對于SRAM穩(wěn)定性的影響并提出了兩種更加有效的改進技術，主要內(nèi)容如下:
　　首先介紹了SRAM主要的幾大結構，包括存儲陣列、靈敏放大器、譯碼器、讀寫控制電路等結構，并重點介紹了存儲陣列結構以及靈敏放大器的工作原理，然后分析了SRAM讀操作的原理。

3、接著介紹了兩種時序控制技術（反相器鏈延時技術和傳統(tǒng)復制位線技術），并對這兩種技術進行了對比，得出了復制位線技術更有優(yōu)勢的結論。
　　接著介紹了近年來國內(nèi)外的研究人員對SRAM時序控制電路進行的一些改進設計，重點介紹分析了其中的3種設計方案，分別是:數(shù)字復制位線技術、多級雙復制位線技術以及雙列交錯復制位線技術，對它們的結構和原理進行了深入分析，并做了一定的理論推導，并通過蒙特卡羅仿真與傳統(tǒng)復制位線技術進行了對比。
　　最后，本