FinFET混合邏輯設(shè)計(jì).pdf

1、在摩爾定律的框架下，晶體管的尺寸不斷的變小。隨著晶體管尺寸的不斷縮小，器件的漏電流不斷的增大，造成電路的漏功耗上升。傳統(tǒng) CMOS晶體管的平面結(jié)構(gòu)正面臨前所未有的挑戰(zhàn)。此時(shí)，胡正明教授提出的3D結(jié)構(gòu)的FinFET器件成為代替?zhèn)鹘y(tǒng) CMOS器件并延續(xù)摩爾定律的候選者之一。其獨(dú)特的三維立體結(jié)構(gòu)不僅可以使晶體管的尺寸得以繼續(xù)縮小，而且可以抑制短溝道效應(yīng)和減小漏電流。而漏電流的減小代表著漏功耗的降低。
　　功耗和速度是數(shù)字電路設(shè)計(jì)的兩個(gè)最

2、主要的考慮對(duì)象。因?yàn)樗俣群凸氖莾烧卟豢杉娴玫?，所以電路設(shè)計(jì)者需要在速度和功耗這兩個(gè)性能上進(jìn)行權(quán)衡和優(yōu)化。隨著便攜式電子產(chǎn)品的普及，功耗越來越成為電路設(shè)計(jì)者重點(diǎn)考慮的對(duì)象。近閾值電路具有極低的功耗，但近閾值電路工作速度非常慢，所以近閾值電路的使用范圍有限。在標(biāo)準(zhǔn)電源電壓下工作的電路，雖然有較高的工作速度，但電路功耗較大。而超閾值電路既具有可令人接受的電路工作速度，也具有相對(duì)較低的電路功耗。
　　本課題以基本門電路為研究對(duì)象，對(duì)不同

3、結(jié)構(gòu)特點(diǎn)的邏輯門電路進(jìn)行對(duì)比和分析。在本論文中，我們主要對(duì)以下幾個(gè)方面的內(nèi)容進(jìn)行了研究：
　　1、分析 FinFET器件的結(jié)構(gòu)特點(diǎn)，了解 FinFET器件比普通 CMOS器件的優(yōu)點(diǎn)，掌握 FinFET器件的電壓傳輸特性。
　　2、分析電路功耗的組成部分，了解靜態(tài)功耗和動(dòng)態(tài)功耗的來源和特點(diǎn)，掌握電路降低功耗的常用手段。降低電源電壓是降低電路功耗的主要手段，了解亞閾值電路、近閾值電路、超閾值電路等電路工作的特點(diǎn)，掌握降低電源電壓

4、對(duì)電路功耗、速度等性能的影響。
　　3、研究混合邏輯電路設(shè)計(jì)中常用的電路邏輯類型。一種門電路，可以有多種實(shí)現(xiàn)手段?；旌线壿嬰娐吩O(shè)計(jì)是指在一功能電路中使用多種邏輯結(jié)構(gòu)實(shí)現(xiàn)電路功能的方法。常見的邏輯結(jié)構(gòu)有：靜態(tài)互補(bǔ)結(jié)構(gòu)、DCVSL結(jié)構(gòu)、PTL結(jié)構(gòu)、TG結(jié)構(gòu)。這幾種邏輯結(jié)構(gòu)，分別有其優(yōu)點(diǎn)和缺點(diǎn)。在電路設(shè)計(jì)過程中，綜合選用不同的邏輯結(jié)構(gòu)共同搭建電路，可以使電路性能得到進(jìn)一步的優(yōu)化。研究了多種FinFET電路邏輯類型性能及其優(yōu)缺點(diǎn)。