4cmos邏輯和設(shè)計(jì)規(guī)則ppt

1、2004.9,VLSI,第四章 CMOS電路與邏輯設(shè)計(jì),MOS晶體管MOS的物理結(jié)構(gòu)CMOS版圖與設(shè)計(jì)規(guī)則基本CMOS邏輯門基本門版圖設(shè)計(jì)其他CMOS邏輯結(jié)構(gòu),2004.9,VLSI,4.1 MOS的物理結(jié)構(gòu),IC制造材料MOS的物理結(jié)構(gòu)串聯(lián)nMOS管硅片圖形并聯(lián)MOS管圖形,2004.9,VLSI,1. IC制造材料,集成電路制造所應(yīng)用到的材料分類,2004.9,VLSI,IC制造材料—硅,硅是集成電

2、路制造的基礎(chǔ)材料。硅集成電路是在稱為園片(wafer)的較大圓形硅薄片上制造的。Wafer的直徑一般100-300mm，厚約0.4-0.7mm。一個(gè)規(guī)模較大的硅集成電路每邊約10mm，所以一個(gè)wafer上可以制作許許多多個(gè)這樣的電路多目標(biāo)芯片(MPW)集成電路制造過程中，wafer從拋光的裸表面開始需要幾千個(gè)步驟，這一系列步驟中最重要的幾個(gè)步驟是用來形成cmos結(jié)構(gòu)所需要的材料層及其圖案。其余大多數(shù)步驟是清洗。aafer是分組進(jìn)行加

3、工的，一批wafer經(jīng)過整個(gè)工藝線需要幾周的時(shí)間。,2004.9,VLSI,IC制造材料,金屬材料：鋁，鉻，鈦，鉬，鉈，鎢等純金屬和合金薄層在VLSI制造中起著重要作用，純金屬薄層用于制作與工作區(qū)的連線，器件間互聯(lián)線，柵及電容、電感、傳輸線的電極等。,二氧化硅：用作mos管的柵氧層，是一種很好的電絕緣材料，能很好的附著在大多數(shù)材料上，可以生長(zhǎng)或淀積在硅圓片上。,2004.9,VLSI,IC制造材料,多晶硅：如果在非晶體SiO2層上淀積硅

4、原子，那么硅就會(huì)結(jié)晶，但卻找不到與之對(duì)應(yīng)的可以參照的典型晶體結(jié)構(gòu)。他們形成小的晶體，即為硅晶體的小區(qū)域。這樣的材料稱為多晶硅。多晶硅與單晶硅都是硅原子的集合體且其特性都隨結(jié)晶度與雜質(zhì)原子而改變。非摻雜的多晶硅薄層實(shí)質(zhì)上是半絕緣的，電阻率為300 Ω·cm 。通過不同雜質(zhì)的組合，多晶硅的電阻率可被控制在500—0.005 Ω·cm 多晶硅被廣泛用于電子工業(yè)。在MOS及雙極器件中，多晶硅用制作柵極、形成源極與漏極（雙極

5、器件的基區(qū)與發(fā)射區(qū)）的歐姆接觸、基本連線、薄PN結(jié)的擴(kuò)散源、高值電阻等。,2004.9,VLSI,2. MOS的物理結(jié)構(gòu),2004.9,VLSI,金屬層,加上另一層絕緣層和第二層金屬層,側(cè)視圖顯示疊放順序 絕緣層將兩層金屬分隔開，所以他們?cè)陔娖魃喜煌?每層的圖形由頂視圖表示,2004.9,VLSI,nFET結(jié)構(gòu),2004.9,VLSI,pFET結(jié)構(gòu),n陷,,,2004.9,VLSI,選擇區(qū)與有源區(qū),有源區(qū)掩模與nSELECT掩模交

6、叉產(chǎn)生n+區(qū),2004.9,VLSI,金屬層與過孔,剖面圖,2004.9,VLSI,金屬層1與接觸區(qū),金屬層1氧化層1,可以使用多個(gè)接觸來降低接觸電阻,2004.9,VLSI,金屬層1與多晶接觸,頂視圖,2004.9,VLSI,3. CMOS中的閂鎖（Latch up）現(xiàn)象,Latch up是cmos存在的一種寄生電路效應(yīng)，它會(huì)導(dǎo)致VDD與VSS短路，使芯片燒毀或至少因系統(tǒng)電源關(guān)閉而停止工作。產(chǎn)生的原因是VDD與VSS之間產(chǎn)生了pn

7、pn結(jié)構(gòu)。圖(a)所示CMOS反相器，其寄生電路包含了一個(gè)NPN型、一個(gè)PNP型三極管和電阻Rw、Rs。Rw是p陷(p襯底)的電阻Rs是型襯底的電阻等效電路如圖(b)。,2004.9,VLSI,Latch up,T1由P+—N襯—P陷構(gòu)成，是PNP型三極管；T2由N襯— P陷— P+構(gòu)成，是NPP型三極管；如果有足夠大的電流流入N型襯底而從P陷流出（即流過Rs）， Rs兩端的電壓將可能足夠大使得T1、T2進(jìn)入線性區(qū)而如同一個(gè)小

8、電阻，使VDD與VSS之間短路而導(dǎo)致電路故障。同樣的情況也可能發(fā)生在Rw上而造成電路故障。,2004.9,VLSI,Latch up,減少發(fā)生Latch up效應(yīng)的一般規(guī)則：每個(gè)襯底要有適當(dāng)?shù)囊r底節(jié)點(diǎn)（或陷節(jié)點(diǎn)）每個(gè)襯底節(jié)點(diǎn)應(yīng)接到傳輸電源的金屬上襯底節(jié)點(diǎn)要盡量靠近所接的電源，以減小Rw和Rs的大小。N型器件要靠近VSS，p型器件要靠近VDD。一個(gè)N型器件連接到VSS時(shí)，其P襯底也要接VSS 。一個(gè)P型器件連接到VDD時(shí)，其N

9、襯底也要接VDD 。,最容易發(fā)生Latch up的地方是在輸入輸出焊接區(qū)（I/O Pad）結(jié)構(gòu)中，因?yàn)槟抢飼?huì)有大電流流過。統(tǒng)常I/O Pad由專門人員設(shè)計(jì)。,2004.9,VLSI,4. 串聯(lián)nMOS管硅片圖形,電路圖表面視圖側(cè)視圖,串聯(lián)nMOS管硅片圖形,2004.9,VLSI,5. 并聯(lián)MOS管圖形,電路圖 表面視圖,電路圖 表面視圖,并聯(lián)MOS管圖形

10、,多晶n+/p+金屬接觸,2004.9,VLSI,4.2 CMOS版圖與設(shè)計(jì)規(guī)則,版圖設(shè)計(jì)的作用是確定一組掩模來定義集成電路。版圖設(shè)計(jì)是運(yùn)用CAD工具完成的，類似于用一組彩筆在一張格紙上話許多方框。 現(xiàn)代版圖設(shè)計(jì)中，一些電路單元的版圖已做好并存在庫中。具體設(shè)計(jì)電路時(shí)，可以改變單元的參數(shù)來適應(yīng)需求尺寸，計(jì)算機(jī)自動(dòng)生成每層的幾何圖形。電路有多個(gè)單元時(shí)，程序會(huì)自動(dòng)排列或連接他們。設(shè)計(jì)者只需要對(duì)自動(dòng)生成的版圖互動(dòng)地進(jìn)行

11、修改。 設(shè)計(jì)者必須直接把握重要單元的版圖設(shè)計(jì)，尤其是當(dāng)版圖要小或電路運(yùn)行速度要快的情況下。,2004.9,VLSI,版圖與設(shè)計(jì)規(guī)則,版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并仿真優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是指導(dǎo)版圖掩模設(shè)計(jì)的對(duì)幾何尺寸的一組規(guī)定。是集成電路制造廠家根據(jù)自己的工

12、藝特點(diǎn)而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計(jì)。版圖在設(shè)計(jì)的過程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，CadenceDesign System就是其中最突出的一種。Cadence提供稱之為Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。,2004.9,VLSI,版圖與設(shè)計(jì)規(guī)則,集成電路的制造必然受到工藝技術(shù)水平的限制

13、，受到器件物理參數(shù)的制約，為了保證器件正確工作和提高芯片的成品率，要求設(shè)計(jì)者在版圖設(shè)計(jì)時(shí)遵循一定的設(shè)計(jì)規(guī)則，這些設(shè)計(jì)規(guī)則直接由流片廠家提供。設(shè)計(jì)規(guī)則（design rule）是版圖設(shè)計(jì)和工藝之間的接口。 設(shè)計(jì)規(guī)則可劃分為4種主要類別：最小寬度最小間距最小交疊,2004.9,VLSI,λ設(shè)計(jì)規(guī)則,一組設(shè)計(jì)規(guī)則可能要100頁或更多的文件來說明，因此需要相當(dāng)長(zhǎng)的時(shí)間去了解。不同的工藝有不同的設(shè)計(jì)規(guī)則。一些工廠如TSMC（臺(tái)灣半導(dǎo)體制

14、造公司）為許多大的公司和資金充足的客戶提供服務(wù)以實(shí)現(xiàn)他們的設(shè)計(jì)。由于用戶面很廣，大多數(shù)工廠允客戶提交一組比較簡(jiǎn)單的設(shè)計(jì)規(guī)則的設(shè)計(jì)，這些規(guī)則可以很容易地進(jìn)行縮放，以適應(yīng)不同的工藝。這樣的設(shè)計(jì)規(guī)則稱為λ設(shè)計(jì)規(guī)則。,λ設(shè)計(jì)規(guī)則依據(jù)一個(gè)參照量λ （單位:微米），所有的寬度、間距等都寫成如下形式： 值 = m λm是比例因子。,2004.9,VLSI,λ設(shè)計(jì)規(guī)則,λ設(shè)計(jì)規(guī)則隱含地假設(shè)了每個(gè)掩模最壞的絕對(duì)校準(zhǔn)低于0

15、.75λ，這就保證了兩個(gè)研磨的相對(duì)未校準(zhǔn)量低于0.15λ。如圖所示，λ設(shè)計(jì)規(guī)則規(guī)定：電路中任何兩個(gè)區(qū)域的最小間距為2λ，以防止由于重疊引發(fā)破壞性短路。多晶硅必須延伸到作用區(qū)外至少2λ。作用區(qū)包圍接觸區(qū)距離至少為1λ。,2004.9,VLSI,1. 最小寬度(minWidth),最小寬度指封閉幾何圖形的內(nèi)邊之間的距離如圖所示。在利用DRC(設(shè)計(jì)規(guī)則檢查)對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形

16、，計(jì)算機(jī)將給出錯(cuò)誤提示。,2004.9,VLSI,最小寬度,TSMC_0.35μm CMOS工藝中各版圖層的線條最小寬度,對(duì)于0.35μm工藝，λ=0.2μm,2004.9,VLSI,2. 最小間距(minSep),間距指各幾何圖形外邊界之間的距離，如圖所示：,2004.9,VLSI,最小間距,TSMC_0.35μm CMOS工藝版圖各層圖形之間的最小間隔,2004.9,VLSI,3. 最小交疊(minOverlap),交迭有兩種形式：

17、a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長(zhǎng)度(overlap)，如圖(a)b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長(zhǎng)度(extension)，如圖(b),2004.9,VLSI,最小交疊,TSMC_0.35μm CMOS工藝版圖各層圖形之間最小交疊,2004.9,VLSI,4.4 單位晶體管設(shè)計(jì),單位晶體管：全定制版圖設(shè)計(jì)的起點(diǎn)。單位晶體管是一個(gè)具有規(guī)定寬長(zhǎng)比（W/L）的晶體管，可以按要求在版圖上復(fù)制。 一種單位晶體管

18、是運(yùn)用設(shè)計(jì)規(guī)則設(shè)計(jì)的最小尺寸MOS管，W=Wmin、L=Lmin。如圖。 用最小尺寸晶體管理論上可以得到最高的集成度，但不一定是每個(gè)電路的最好選擇。,2004.9,VLSI,最小尺寸晶體管,實(shí)際的晶體管有源區(qū)要與金屬層連接，需要增加有源接觸。 溝道長(zhǎng)度不變，但由于接觸孔的存在，溝道的最小寬度為：,W=dc+2sa-ac dc：接觸的尺寸sa-ac：在有源區(qū)和有源區(qū)接觸之間的間距,2004.9,VL

19、SI,單位晶體管的串聯(lián),單位晶體管可以進(jìn)行技術(shù)放大,2004.9,VLSI,單位晶體管的并聯(lián),溝道寬度為W異族管子并行連接，構(gòu)成的管子溝道實(shí)際寬度為4W。,2004.9,VLSI,4.4 基本CMOS邏輯門,CMOS邏輯門結(jié)構(gòu)：,pMOS,nMOS,2004.9,VLSI,1.CMOS反相器（Inverter）,2004.9,VLSI,CMOS與非門（NAND gate）,2004.9,VLSI,CMOS或非門（ NOR gate ）

20、,2004.9,VLSI,,,CMOS復(fù)合門（AOI/OAI gates）,AOI = and/or/invert; OAI = or/and/invert.Implement larger functions.Pullup and pulldown networks are compact: smaller area, higher speed than NAND/NOR network equivalents.AOI312:

21、and 3 inputs, and 1 input (dummy), and 2 inputs; or together these terms; then invert.,2004.9,VLSI,,,AOI example1,circuit,2004.9,VLSI,AOI example2,2004.9,VLSI,異或門和異或非門,異或門,異或非門,2004.9,VLSI,同步RS觸發(fā)器,2004.9,VLSI,,,Pullup/pu

22、lldown network design,Pullup and pulldown networks are duals.To design one gate, first design one network, then compute dual to get other network.Example: design network which pulls down when output should be 0, then f

23、ind dual to get pullup network.,2004.9,VLSI,,,Dual network construction,2004.9,VLSI,2. CMOS傳輸門(TG),nMOS增強(qiáng)型,pMOS增強(qiáng)型,nMOS的特點(diǎn)： 閾值電壓VTn大于0，典型值約0.5~0.7V。 VGSn>VTn：導(dǎo)通 VGSn<VTn：截至,柵源電壓VGSn是決定管子截至還是導(dǎo)通的重要參數(shù)。,pMOS

24、的特點(diǎn)： 閾值電壓VTp小于0，典型值約-0.5~-0.8V。 VGSp VTp：截至,2004.9,VLSI,nMOS增強(qiáng)型的閾值電壓,nMOS增強(qiáng)型的閾值電壓,2004.9,VLSI,pMOS增強(qiáng)型的閾值電壓,pMOS增強(qiáng)型的閾值電壓,2004.9,VLSI,CMOS傳輸門(TG),一個(gè)理想的開關(guān)允許通過任何輸入這個(gè)開關(guān)的電壓，傳送邏輯0和邏輯1的情況一樣好。 nMOS、pMOS管的導(dǎo)通能力有限，不能

25、使任意范圍的電壓通過源漏之間。,2004.9,VLSI,nMOS傳送一個(gè)強(qiáng)的“0”,傳送邏輯0,傳送邏輯1,VGSn>VTn：導(dǎo)通,VGSn<VTn：截至,nMOS傳送一個(gè)強(qiáng)的“0”、一個(gè)弱的“1”,2004.9,VLSI,pMOS傳送一個(gè)強(qiáng)的“1”,傳送邏輯1,傳送邏輯0,VGSn<VTn：導(dǎo)通,VGSn>VTn：截至,pMOS傳送一個(gè)強(qiáng)的“1”、一個(gè)弱的“0”,2004.9,VLSI,CMOS傳輸門(TG),

26、傳輸門,S=0：Mp、Mn均截至，x不能傳輸?shù)統(tǒng)S=1：Mp、Mn均導(dǎo)通，x=y,2004.9,VLSI,基于TG的MUX,2-1MUX,2004.9,VLSI,基于TG的異或門和異或非門,異或門,異或非門,2004.9,VLSI,基于TG的或門,或門,同時(shí)采用TG和FET的異或非門,2004.9,VLSI,用傳輸門實(shí)現(xiàn)數(shù)據(jù)同步,2004.9,VLSI,4.5 基本門版圖設(shè)計(jì),反相器電路與硅片實(shí)現(xiàn)緩沖器版圖帶驅(qū)動(dòng)的傳輸門版圖

27、NAND2版圖NOR2版圖復(fù)合門版圖棍棒圖實(shí)際版圖歐拉（Euler）圖,2004.9,VLSI,反相器電路與硅片實(shí)現(xiàn),多晶n+/p+金屬接觸n陷邊界,2004.9,VLSI,反相器的另一種版圖,2004.9,VLSI,共享電源和地的反相器版圖,2004.9,VLSI,緩沖器版圖,2004.9,VLSI,帶驅(qū)動(dòng)的傳輸門版圖,2004.9,VLSI,NAND2版圖,2004.9,VLSI,NOR2版圖,2004.9,VL

28、SI,NAND2與NOR2版圖比較,2004.9,VLSI,三輸入門版圖,或非門,與非門,2004.9,VLSI,復(fù)合門版圖,2004.9,VLSI,棍棒圖,棍棒圖：用不同的顏色表示不同的工藝層，布線為由顏色的 線并且服從構(gòu)成芯片的規(guī)則。棍棒圖幫用于快速完 成版圖或用于研究較大的復(fù)雜布線問題。多晶硅（柵）：紅色n+/p+（有源區(qū)）：綠色n陷：黃色或其他顏色金屬1：藍(lán)

29、色金屬2：灰色或其他顏色觸點(diǎn)：黑色的叉號(hào),2004.9,VLSI,棍棒圖規(guī)則,紅線與綠線交叉產(chǎn)生一個(gè)晶體管n陷內(nèi)紅色在綠色之上為pFET，不在n陷內(nèi)的為nFET紅色可以越過藍(lán)色或灰色藍(lán)色可以越過紅色、綠色或灰色灰色可以越過紅色、綠色或藍(lán)色從藍(lán)色到綠色必須放置晶體管的接觸孔藍(lán)色連接綠色必須通過通孔藍(lán)色連接紅色必須使用多晶接觸孔,2004.9,VLSI,棍棒圖 實(shí)例,Stick diagram,2004.9,VLSI,實(shí)際

30、版圖,2004.9,VLSI,歐拉（Euler）圖,頂點(diǎn)表示晶體管的漏、源邊表示晶體管本身。任何一個(gè)CMOS電路都可轉(zhuǎn)化為一個(gè)由邊和頂點(diǎn)（節(jié)點(diǎn)）組成的等效圖,2004.9,VLSI,歐拉（Euler）圖,Euler圖在晶體管公用漏/源區(qū)時(shí)有助于電路的布置和布線。為建立Euler圖，先從CMOS電路圖開始選擇一個(gè)起始頂點(diǎn),可能的話，從該點(diǎn)開始走過整個(gè)圖形，使每邊只能通過一次，若能這樣，圖中的nFET/pFET就可共用n+/p+區(qū)。

31、這樣完成的圖可以直接用來建立版圖策略。,2004.9,VLSI,歐拉（Euler）圖,2004.9,VLSI,歐拉（Euler）圖→版圖,2004.9,VLSI,4.5 其他CMOS邏輯結(jié)構(gòu),偽nMOS邏輯三態(tài)電路動(dòng)態(tài)CMOS邏輯鐘控CMOS邏輯（C2MOS）多米諾邏輯,2004.9,VLSI,標(biāo)準(zhǔn)CMOS邏輯結(jié)構(gòu),以反相器為基礎(chǔ)而構(gòu)成的邏輯電路稱靜態(tài)恢復(fù)邏輯電路。所謂靜態(tài)是指不存在預(yù)充電—放電機(jī)制。所謂恢復(fù)邏輯電路是指電路

32、存在著一個(gè)邏輯電平噪聲容限，當(dāng)輸入信號(hào)電平受到的噪聲干擾小于規(guī)定的容限時(shí)，輸出能恢復(fù)到確定的邏輯電平。,標(biāo)準(zhǔn)CMOS結(jié)構(gòu)特點(diǎn)： P管陣列的邏輯結(jié)構(gòu)正好是N管陣列的對(duì)偶：串聯(lián).并聯(lián) NMOS陣列是原量控制， PMOS陣列是非量控制， 因而，N型陣列和P型陣列可以接同一個(gè)輸入信號(hào)。 電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。果輸入變量共有k個(gè)，則總共需要2k個(gè)晶體管。 形成一種全互補(bǔ)電路。若一陣列是串聯(lián)，則另一陣列必定是并聯(lián)

33、。 管子數(shù)量多，功能、集成度較低。 由于管子多，版圖可能比較復(fù)雜。只有設(shè)計(jì)得當(dāng)，版圖才會(huì)有規(guī)則。,2004.9,VLSI,標(biāo)準(zhǔn)CMOS 6輸入與非門,6輸入與非門:有規(guī)則的管子版圖排列,2004.9,VLSI,標(biāo)準(zhǔn)CMOS 6輸入與非門版圖,6輸入與非門: 版圖,2004.9,VLSI,4.5.1 偽nMOS一般結(jié)構(gòu),全互補(bǔ)CMOS電路的缺點(diǎn)是管子數(shù)太多。這么多的P管僅僅為了傳輸卡諾圖中的互補(bǔ)項(xiàng)，能否省掉？ 能否象NMOS電路那樣，

34、用一個(gè)負(fù)載管替代？ 為此，美國AT&T公司Bell Labs研制了一種新的電路， 稱之為偽NMOS邏輯。,偽NMOS是屬于CMOS工藝，但性能上與NMOS極相似，區(qū)別僅在于結(jié)構(gòu)上有區(qū)別,2004.9,VLSI,偽nMOS一般結(jié)構(gòu),上拉負(fù)載pFET,下拉電路,nFET邏輯陣列,VSGP,偽nMOS一般結(jié)構(gòu) 偽nMOS反相器,2004.9,VLSI,偽NMOS邏輯,它的物理概念

35、是這樣的，在CMOS電路中，0.5Vdd是C區(qū)的中心，是理論上的邏輯門限。作為一種CMOS反相器，如果輸入超過0.5Vdd，則輸出應(yīng)低于0.5Vdd。若輸入低于0.5Vdd，則輸出應(yīng)高于0.5Vdd。為此，上述計(jì)算都以0.5Vdd為準(zhǔn)。然而，對(duì)于偽NMOS電路而言，P陣列與N陣列是不對(duì)稱的。當(dāng)N陣列獲得的有效柵壓為（0.5Vdd . VTn）時(shí)，P陣列的有效柵壓為（Vdd .|Vtp|），因而P管有較大的驅(qū)動(dòng)力，P管的內(nèi)阻減小

36、，輸出電平Vo升高。為了能使反相器的輸出低于0.5Vdd，那么βn應(yīng)比βp大6倍。因μn = 2.5μp，補(bǔ)償?shù)粢徊糠?，故N型陣列的寬長(zhǎng)比應(yīng)比P型的大2.4倍以上。,2004.9,VLSI,偽NMOS邏輯的優(yōu)點(diǎn),偽NMOS電路的最大優(yōu)點(diǎn)是： 管子數(shù)少。若組合邏輯共有k個(gè)輸入變量，則偽NMOS邏輯只需要k+1個(gè)管子，同NMOS電路一樣，比標(biāo)準(zhǔn)的CMOS要少得多。 輸入電容也同NMOS一樣，是CMOS電路的一半。 靜態(tài)功耗也同NMOS

37、一樣，因?yàn)镻管總是導(dǎo)通的，很象耗盡管負(fù)載，有直通電流。而CMOS則是沒有的。,2004.9,VLSI,偽NMOS反相器特征,1) P管作負(fù)載。2) 柵極接地。3）有效柵極電壓：4）P管做在N型襯底上或N阱中，襯底 加最高電壓Vdd。5）極性有差別，P管的源極接最高電位。6）P管無體效應(yīng)。7）最佳尺寸比為2.4 : 1，N管比P管大。,2004.9,VLSI,NMOS反相器特征,耗盡型N管作負(fù)載 負(fù)載N管柵源短

38、路。 Vgs=│VTdep│≈0.8Vdd 耗盡管是N型的，做在P型襯底上。 襯底加最低電位—地。耗盡管的漏極接最高電位。 耗盡管有體效應(yīng)。最佳尺寸比為4 : 1， 增強(qiáng)管比耗盡管大。,2004.9,VLSI,偽NMOS與NMOS的差別,1）結(jié)構(gòu)上的區(qū)別2）工藝上的差別。偽NMOS用CMOS工藝制造。NMOS用NMOS工藝制造。 既然偽NMOS電路同NMOS電路很相似，為何不直接采用NMOS電路，還要轉(zhuǎn)彎抹角

39、地用CMOS工藝來做呢？這是因?yàn)镃MOS工藝同NMOS工藝完全不同：CMOS工藝中不存在耗盡型NMOS。當(dāng)人們?cè)贑MOS電路中想做一些模仿NMOS電路以節(jié)省一些管子時(shí)，只有用偽NMOS電路實(shí)現(xiàn)它。附帶的優(yōu)點(diǎn)是負(fù)載管沒有體效應(yīng)。,2004.9,VLSI,偽nMOS或非門、與非門,偽nMOS或非門 偽nMOS與非門,2004.9,VLSI,偽nMOS邏輯的AOI門電路,2004.9,VLS

40、I,4.5.2 三態(tài)電路,2004.9,VLSI,4.5.4 級(jí)聯(lián)電壓開關(guān)邏輯,（CVSL:Cascade Voltage Switch Logic） 這是一類新的CMOS電路，是IBM公司在八十年代開發(fā)的。由于引出了一些新的概念，從而派生出一系列類似的電路。,電路中含有一個(gè)NMOS的組合網(wǎng)絡(luò)，其中含有兩個(gè)互補(bǔ)的NMOS開關(guān)結(jié)構(gòu)，并交叉地連接到一對(duì)P管的柵極，構(gòu)成一個(gè)有正反饋的網(wǎng)絡(luò)。,當(dāng)輸入信號(hào)符合某個(gè)邏輯關(guān)系時(shí)，互補(bǔ)的NMOS開

41、關(guān)就動(dòng)作，Q和Q就會(huì)拉高或拉低。由于Q和Q端交叉耦合，正反饋加到兩個(gè)P管，進(jìn)行上拉，使得Q或Q迅速拉到Vdd。,2004.9,VLSI,CVSL電路基本原理,2004.9,VLSI,CVSL電路基本原理,可見，輸出電壓的擺幅很大，從0到Vdd和Vdd到0，與通常標(biāo)準(zhǔn)的CMOS電路一樣。然而該電路的基本特點(diǎn)是，布爾表達(dá)式中的組合邏輯全部由NMOS電路完成的。通過反饋，利用P管把它拉到Vdd。而P陣列沒有邏輯。這在制造工藝上將帶來很大的

42、好處。如，采用N阱工藝將少數(shù)P管做在阱內(nèi)，大量的N管都可以做在阱外。此外，它同時(shí)輸出原量Q和非量Q 。,2004.9,VLSI,CVSL反相器,為了進(jìn)一步研究CVSL電路的特性，我們研究最簡(jiǎn)單的情況，假定組合網(wǎng)絡(luò)中只含有兩個(gè)NMOS開關(guān)，如圖所示。,2004.9,VLSI,CVSL反相器原理,2004.9,VLSI,CVSL反相器原理,2004.9,VLSI,CVSL反相器: A=X1X2,令A(yù)=X1X2，則 ,代

43、入，得:,2004.9,VLSI,CVSL反相器: A=X1+X2,取A = X1 + X2則必有 。代入得,2004.9,VLSI,CVSL反相器: A = X1X2 + X3X4,取A = X1X2 + X3X4，則,如圖所示。注意，為簡(jiǎn)明標(biāo)識(shí)邏輯起見，圖中的管子符號(hào)被簡(jiǎn)化成了交叉線顯然，這個(gè)電路是由一支串并聯(lián)，另一支并串聯(lián)組成。可以獲得與或非、與或兩種功能。,2004.9,VLSI,CVSL反相器:

44、 A = X1X2+X3(X4+X5),2004.9,VLSI,,上面所有的例子都默認(rèn)了兩個(gè)限制： NMOS組合網(wǎng)絡(luò)是由兩支獨(dú)立的樹枝組成，其中一支代表著N陣列邏輯功能；另一支代表P陣列邏輯功能，彼此沒有任何交叉鏈，因而所需晶體管的總數(shù)為2k+2。 這兩支傳輸門樹枝都端接到地，即都傳輸0信號(hào)。,2004.9,VLSI,4.5.4 動(dòng)態(tài)CMOS電路,CMOS電路有許多優(yōu)點(diǎn)。但一般認(rèn)為，與NMOS相比有兩大缺點(diǎn)： CMOS電路的速度

45、比NMOS低。理由是根本性的。因?yàn)槿魏我患?jí)倒相器至少有兩只管子，一只P管和一只N管，它們的柵極是連接在一起的，輸入電容加倍，前級(jí)的充放電就慢多了。 CMOS電路所需的器件數(shù)多。一個(gè)倒相器要2只管子。一個(gè)邏輯電路需要設(shè)計(jì)兩套邏輯函數(shù)，分別傳送原函數(shù)和其補(bǔ)函數(shù)。因而，CMOS電路的邏輯冗余度較高。這不僅浪費(fèi)了硅片面積，而且增加了不少互聯(lián)任務(wù)，使性能降低。,2004.9,VLSI,,為了克服這兩個(gè)缺點(diǎn)，人們作了很多研究。 偽NMOS電路就

46、是在這個(gè)指導(dǎo)思想下產(chǎn)生的。它只采用一個(gè)P管作為上拉負(fù)載，以代替全互補(bǔ)標(biāo)準(zhǔn)CMOS電路中的P陣列邏輯。但它帶來一些類似NMOS倒相器所具有的那些缺點(diǎn)。增加了靜態(tài)功耗，提高了輸出低電平，降低了噪聲容限。 CVSL為CMOS電路的實(shí)現(xiàn)，提出了一些新的概念，P管可用N管來等效，利用反饋來轉(zhuǎn)化。從而帶來一些新的優(yōu)點(diǎn)。如，整個(gè)邏輯樹都是N陣列，可以發(fā)揮N—Well工藝的優(yōu)勢(shì)。利用差分邏輯可以簡(jiǎn)化電路。可以同時(shí)提供原量和非量?jī)煞N輸出。但也帶來一些新

47、的缺點(diǎn)，如，增加了功耗，降低了速度。,2004.9,VLSI,,必須指出，上述分析與比較都是以靜態(tài)CMOS電路為準(zhǔn)的。從七十年代后期起，一批動(dòng)態(tài)CMOS電路崛起，無論是面積、速度，還是功耗，都遠(yuǎn)比靜態(tài)電路優(yōu)越，因而獲得廣泛的應(yīng)用。,2004.9,VLSI,動(dòng)態(tài)CMOS電路例子,,,2004.9,VLSI,動(dòng)態(tài)CMOS電荷分享電路,2004.9,VLSI,時(shí)鐘控制CMOS(C2MOS),2004.9,VLSI,C2MOS例子,2004.9