數(shù)字鐘第六次實驗設(shè)計0083075

1、一、實驗?zāi)康囊弧嶒災(zāi)康氖褂脮r序邏輯器件設(shè)計一個簡易數(shù)字鐘，熟悉時序邏輯電路的特點，深刻掌握時序的特點，學(xué)會使用邏輯器件搭建任意進制計數(shù)器。二、實驗要求實驗要求使用Proteus（軟件仿真）或集成芯片（硬件）設(shè)計一個簡易數(shù)字鐘，盡量使其具時鐘一樣的計時功能，有定點鬧鈴功能，校時功能。3、工作原理工作原理1、主要器件主要器件：74LS2074LS20，74LS0874LS08數(shù)碼管，數(shù)碼管，74LS0074LS0474LS0074LS04

2、，74LS19274LS192，NE555NE555（1)74LS19274LS19274LS19274LS192十進制同步加減計數(shù)器（雙時鐘）邏輯符號：邏輯符號：192為可預(yù)置的十進制同步加減計數(shù)器，共有5419274192，54LS19274LS192兩種線路結(jié)構(gòu)形式。192的清除端是異步的。當(dāng)清除端（MR）為高電平時，不管時鐘端（CPD、CPU）狀態(tài)如何，即可完成清除功能。192的預(yù)置是異步的。當(dāng)置入控制端（）為低電平LP時，不管

3、時鐘CP的狀態(tài)如何，輸出端（Q0～Q3）即可預(yù)置成與數(shù)據(jù)輸入端（P0～P3）相一致的狀態(tài)。192的計數(shù)是同步的，靠CPD、CPU同時加在4個觸發(fā)器上而實現(xiàn)。在CPD、CPU上升沿作用下Q0～Q3同時變化，從而消除了異步計數(shù)器中出現(xiàn)的計數(shù)尖峰。當(dāng)進行加計數(shù)或減計數(shù)時可分別利用CPD或CPU，此時另一個時鐘應(yīng)為高電平。當(dāng)計數(shù)上溢出時，進位輸出端（）輸出一個低電平脈沖，其寬度為CPUUCT低電平部分的低電平脈沖；當(dāng)計數(shù)下溢出時，錯位輸出端（）

4、輸出一個低電平脈DCT沖，其寬度為CPD低電平部分的低電平脈沖。當(dāng)把和U分別連接后一級的DCTUCTCPD、CPU，即可進行級聯(lián)。雙列直插封裝：雙列直插封裝：邏輯功能：邏輯功能：AY?（4）NE555NE555NE555的特點有：1.只需簡單的電阻器、電容器，即可完成特定的振蕩延時作用。其延時范圍極廣，可由幾微秒至幾小時之久。2.它的操作電源電壓范圍極大，可與TTL，CMOS等邏輯電路配合，也就是它的輸出準位及輸入觸發(fā)準位，均能與這些邏

5、輯系列的高、低態(tài)組合。3.其輸出端的供給電流大，可直接推動多種自動控制的負載。4.它的計時精確度高、溫度穩(wěn)定度佳，且價格便宜。5.靜態(tài)電流最大值VCC=5VRL=∞=6mAVCC=15VRL=∞=15mANE555引腳位功能配置說明下引腳位功能配置說明下：Pin1(接地)地線(或共同接地)，通常被連接到電路共同接地。Pin2(觸發(fā)點)這個腳位是觸發(fā)NE555使其啟動它的時間周期。觸發(fā)信號上緣電壓須大于23VCC，下緣須低于13VCC。P

6、in3(輸出)當(dāng)時間周期開始555的輸出輸出腳位，移至比電源電壓少1.7伏的高電位。周期的結(jié)束輸出回到O伏左右的低電位。于高電位時的最大輸出電流大約200mA。Pin4(重置)一個低邏輯電位送至這個腳位時會重置定時器和使輸出回到一個低電位。它通常被接到正電源或忽略不用。Pin5(控制)這個接腳準許由外部電壓改變觸發(fā)和閘限電壓。當(dāng)計時器經(jīng)營在穩(wěn)定或振蕩的運作方式下這輸入能用來改變或調(diào)整輸出頻率。Pin6(重置鎖定)Pin6重置鎖定并使輸出