c波段頻率合成源的研制

1、C波段頻率合成源的研制,指導(dǎo)老師：牟善祥答辯人： 陳凌云,★主講內(nèi)容,綜述了頻率合成技術(shù)的發(fā)展歷史、現(xiàn)狀，分析比較了不同的頻率合成技術(shù)的各自具有的優(yōu)缺點。分析了鎖相環(huán)PLL的結(jié)構(gòu)和原理，指出影響電荷泵型鎖相環(huán)的性能的因素。介紹了DDS的基本結(jié)構(gòu)和原理，分析了DDS頻譜特性以及相位截斷誤差、幅度量化誤差及DAC非線性對DDS頻譜特性的影響。,★主講內(nèi)容,根據(jù)C波段頻率步進源的指標(biāo)要求，提出一個將PLL和DDS相結(jié)合的設(shè)計方案。

2、選用AD9954設(shè)計完成了采用DDS技術(shù)的頻率步進合成源的電路部分，并且進行了調(diào)試和測試。用ADISIMPLL仿真設(shè)計了頻率步進源的PLL部分。,★頻率合成技術(shù)簡介,頻率合成是指從一個高穩(wěn)定和準(zhǔn)確的參考頻率，經(jīng)過各種技術(shù)處理，生成大量離散的頻率輸出。這里的技術(shù)處理方法，可以是傳統(tǒng)的用硬件實現(xiàn)頻率的加、減、乘、除基本運算，可以是鎖相技術(shù)，也可以是各種數(shù)字技術(shù)和計算技術(shù)；這里的參考頻率可以由高穩(wěn)定的參考振蕩器（一般為晶體振蕩器）產(chǎn)生。,★

3、頻率合成技術(shù)發(fā)展的歷史,第一代是直接頻率合成技術(shù)（Direct synthesis），即將一個或多個高精度和高穩(wěn)定度的基準(zhǔn)源，經(jīng)過混頻、倍頻和分頻等加、減、乘、除四則運算產(chǎn)生所需的頻率，再通過窄帶濾波器濾出信號。,★頻率合成技術(shù)發(fā)展的歷史,第二代是間接頻率合成技術(shù)，這種方法主要是將相位反饋理論和鎖相技術(shù)運用于頻率合成領(lǐng)域，它的主要代表是鎖相環(huán)PLL（Phase Lock Loop）頻率合成。,★頻率合成技術(shù)發(fā)展的歷史,第三代是直接數(shù)字頻

4、率合成（Digital Direct Frequency Synthesis，簡稱DDS）技術(shù)。利用數(shù)字方式累加相位，再以相位之和作為地址來查詢正弦函數(shù)表，得到正弦波幅度的離散數(shù)字序列，最后經(jīng)DAC（Digital Analog Converter）變換得到模擬正弦波輸出。,★頻率合成技術(shù)的比較,第一代的直接頻率合成技術(shù)由于其龐大的體積和較高的成本而逐漸被淘汰。DDS具有頻率分辨率高，輸出相位噪聲低的優(yōu)點，但同時又存在雜散差的缺點；

5、而PLL雖然在輸出頻率步進比較小時相位噪聲較差，但是它對雜散的抑制性能較好。所以將DDS和PLL結(jié)合起來使用是一種較為合理的解決方案。,★鎖相環(huán)合成技術(shù),PLL包括四個基本部件：鑒相器PD 、環(huán)路濾波器LPF 、壓控振蕩器VCO 和分頻器N.,★鎖相環(huán)的噪聲性能分析,鑒相器，分頻器N，分頻器R和輸入源的的傳遞函數(shù)有一個共同的因子而只有壓控振蕩器的傳遞函數(shù)是,,,,,,在環(huán)路帶寬內(nèi)，鎖相環(huán)的噪聲主要由輸入信號源、鑒相器、分頻器R，

6、分頻器N的噪聲決定。而在環(huán)路帶寬以外，鎖相環(huán)的噪聲主要由VCO的噪聲決定的。選擇環(huán)路帶寬在兩噪聲源譜密度線的交叉點頻率附近，這樣環(huán)路比較接近于最佳狀態(tài)。,★鎖相環(huán)的雜散性能分析,在鑒相頻率較低時電荷泵的漏電流占主導(dǎo)地位（稱為泄漏雜散）。鑒相頻率較高時電荷泵的不匹配占主導(dǎo)地位（稱為脈沖雜散）。,★直接數(shù)字頻率合成技術(shù),直接數(shù)字頻率合成器是一種全數(shù)字化的頻率合成器,具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續(xù)、輸出相位噪聲低和

7、可以產(chǎn)生任意波形等優(yōu)點。,★DDS的結(jié)構(gòu)原理圖,★DDS的原理,正余弦可以用復(fù)數(shù)形式表示為 ：,,,,如果R連續(xù)不斷地繞圓旋轉(zhuǎn)時, S 將取+R～-R之間的任意值,。把S的大小看成我們欲重構(gòu)的正弦函數(shù)的幅度。把相位數(shù)字化，則相位的單位量化值（即單位步長）為Φ＝2π/2N,那么重構(gòu)信號的幅度S對應(yīng)的值也相應(yīng)離散化了。,,設(shè)R不是連續(xù)不斷地繞圓旋轉(zhuǎn),而是以相位增量K階躍式旋轉(zhuǎn)。由左圖可知，相位在周期的累加，輸出幅度也是在周期的重復(fù)著，而

8、重構(gòu)信號的周期在幅度信號中就可以體現(xiàn)出來了。,相位增量為π/4時相位和幅度的離散映射,相位增量為π/8時相位和幅度的離散映射,,極端地，當(dāng)相位增量大到每周期只有兩個相位值時，輸出頻率值為fc/2,這就是我們熟知的Nyquist rate。當(dāng)相位增量減小到單位量化值即2π/2N時，輸出頻率最小，為DDS系統(tǒng)輸出頻率的下限，也即DDS的頻率分辨率。,★DDS非理想狀態(tài)下的頻譜特性,由于DDS是先用數(shù)字技術(shù)構(gòu)成離散數(shù)字信號再由數(shù)模轉(zhuǎn)換器和濾

9、波器變成模擬信號的，因而噪聲和雜散的存在就變得不可避免。產(chǎn)生雜散的原因主要有三個。,★產(chǎn)生雜散的原因,1)相位截斷誤差 實際DDS為了達到一定的頻率分辨率，通常相位累加器的位數(shù)N都取得大。但由于受成本、ROM體積和功耗的限制，ROM的容量遠(yuǎn)小于,因此尋址ROM只采用相位累加器的高M位（M=N-B），其中B位被截斷而未用，這樣就引入了相位截斷誤差。,★產(chǎn)生雜散的原因,2)幅度量化誤差 理論上，一個正弦抽樣點的幅值需用一個無限長

10、的二進制代碼才能精確表示，但實際中DDS受到ROM存儲量、功耗和DAC分辨率等因素的限制，ROM中只截取了無限長二進制代碼的高S位作為ROM的輸出。因此引入了幅度量化誤差或有限字長效應(yīng)。,★產(chǎn)生雜散的原因,3)DAC的非線性誤差 實際的DAC只有有限位輸入（即分辨率有限），DAC自身存在比較嚴(yán)重的非線性失真，DAC在轉(zhuǎn)換過程中還會出現(xiàn)尖峰脈沖，這些因素都直接影響到DDS的輸出頻譜。,★C波段頻率步進源的指標(biāo)要求,中心頻率

11、 6.375GHz頻率捷變時間 小于10µs頻率步進 0.375MHz相位噪聲 ￡(10KHz)<=-105dBc/Hz 雜散抑止度 優(yōu)于-65dB,★系統(tǒng)方框圖,,★PLL的分析選擇,環(huán)路帶寬指開環(huán)傳遞函數(shù)幅度等于1時的頻率。環(huán)路帶寬越小，則參考雜散和相位噪聲越小，鎖定速度越慢；環(huán)路帶寬越寬，鎖定速度越快

12、，但參考雜散和相位噪聲越大。 在鎖定時間要求不嚴(yán)的情況下，PLL噪聲和VCO噪聲交點處的頻率作為環(huán)路帶寬。一般取環(huán)路帶寬為鑒相頻率的1/10。,★PLL的分析選擇,相位余量指在開環(huán)傳遞函數(shù)幅度等于1時相位加180°的和。相位余量選擇得越低，系統(tǒng)越不穩(wěn)定；相位余量選擇得越大，系統(tǒng)越穩(wěn)定，但系統(tǒng)的阻尼振蕩越小，即以增加鎖定時間為代價。因此，一般取40°～55°之間，最優(yōu)取48°。,★PLL的分析

13、選擇,在傳統(tǒng)的鎖相環(huán)中，使用有源濾波器是為了獲得零穩(wěn)態(tài)相位差和無限的捕捉帶寬。然而，電荷泵型的鎖相環(huán)，本身就具有了這些優(yōu)點，用無源濾波器就可以達到要求。使用了更多的無源元件，其中的電阻元件增加了噪聲；其次，階數(shù)每增加一階，傳遞函數(shù)的極點就多一個，對應(yīng)相移也越大，系統(tǒng)穩(wěn)定性就會下降。為了保證穩(wěn)定，算出的元件值實際可能沒法取到。所以，實際中濾波器的階數(shù)很少大于四階。,★DDS的分析選擇,設(shè)DDS的時鐘頻率是fc，理論上的輸出頻段為0~/2

14、fc。工程上應(yīng)用DDS的輸出頻率應(yīng)在0~2/5fc這一頻段。 輸出頻率要相對fc越低越好，這樣可以取得較低的噪聲基底。,★ADF4360-7簡介,ADF4360-7是一個雙模分頻PLL，內(nèi)部集成有VCO。輸出頻率范圍為350MHz~1800MHz，另外還可以選擇將輸出二分頻，所以也能夠輸出175MHz~900MHz。使用的是3.3V的供電電源，雙模分頻器N，而且分頻器N的模式可以選擇，雙模因子P有8/9、16/17兩種選擇。接口使用的

15、是三線串行接口，還具有模擬和數(shù)字鎖定指示。,★PLL輸出頻率,VCO輸出頻率為：fvco是VCO的輸出頻率，P是當(dāng)前的雙模因子，B是13位計數(shù)器設(shè)定的分頻比（范圍從3到8191），A是5位計數(shù)器設(shè)定的分頻比（范圍從0到31），fREFIN是外部晶振產(chǎn)生的參考頻率，R是參考頻率之后的分頻器。,,,設(shè)定ADF4360-7的最小輸出頻率為750MHz，最大輸出頻率為800MHz。 PLL設(shè)計優(yōu)化在頻率點： 選擇頻率步進為5MHz，

16、由此可以得到參考頻率之后的分頻系數(shù)R為20。取環(huán)路帶寬為鑒相頻率的1/10，所以設(shè)置環(huán)路帶寬為500kHz，同時取相位余量為45°。,,選擇了三階無源濾波器,★相位噪聲結(jié)果,PLL鎖定時間結(jié)論,頻率鎖定： PLL鎖定在1kHz容限的時間是5.87µs; PLL鎖定在10Hz容限的時間是8.29µs。相位鎖定（VCO的輸出相位）： PLL鎖定在10度容限的時間是3.48µs;

17、 PLL鎖定在1度容限的時間是4.71µs。,★AD9954簡介,AD9954是采用先進的DDS技術(shù)開發(fā)的高集成度DDS器件。它內(nèi)置高速、高性能D/A轉(zhuǎn)換器及超高速比較器，能產(chǎn)生200MHz的模擬正弦波。AD9954內(nèi)含1024×32靜態(tài)RAM，利用該RAM可實現(xiàn)高速調(diào)制，并支持幾種掃頻模式。AD9954可提供自定義的線性掃頻操作模式，通過AD9954的串行I/O口輸入控制字可實現(xiàn)快速變頻且具有良好的頻率分辨率。