基于fpga的數(shù)字上變頻設(shè)計畢業(yè)設(shè)計

1、<p>　　畢業(yè)設(shè)計(論文)說明書</p><p>　　題 目： 基于FPGA的數(shù)字上變頻設(shè)計 </p><p>　　院 （系）： 信息與通信學(xué)院 </p><p>　　題目類型： 理論研究 實驗研究 工程設(shè)計 工程技術(shù)研究 軟件開發(fā)</p><p><b

2、>　　摘 要</b></p><p>　　數(shù)字變頻技術(shù)在軟件無線電和各類數(shù)字化發(fā)射接收機中得到了廣泛應(yīng)用。由于數(shù)字信號處理器（DSP）的處理速度有限，往往難以對A/D采樣得到的高速率數(shù)字信號直接進(jìn)行各種類別的實時處理。為了解決這一矛盾，需要采用數(shù)字變頻技術(shù)，將采樣得到的高速率信號變成低速率基帶信號，以便進(jìn)行下一步的信號處理。用現(xiàn)場可編程陣列(FPGA)來設(shè)計數(shù)字上下變頻器有許多好處。FPGA在

3、硬件上具有很強的穩(wěn)定性和極高的運算速度，在軟件上具有可編程的特點，在某些專用芯片不能完全滿足系統(tǒng)技術(shù)指標(biāo)的情況下，所以采用FPGA來設(shè)計數(shù)字下變頻器更是一種好的解決方案。</p><p>　　本文基于數(shù)字上變頻的基本原理，利用FPGA 器件的各種優(yōu)勢，在FPGA 開發(fā)工具Quartus II上完成了數(shù)字上變頻的設(shè)計、綜合，并最終在Modelsim上實現(xiàn)了仿真。首先介紹數(shù)字上變頻及其各模塊的原理和實現(xiàn)方法，然后再通

4、過編寫Verliog HDL語言及調(diào)用IP核來實現(xiàn)各個模塊功能，最后通過原理圖的構(gòu)造來整體實現(xiàn)數(shù)字上變頻。并通過Modelsim的仿真以驗證數(shù)字上變頻的正確性。</p><p>　　關(guān)鍵詞：數(shù)字上變頻；FPGA；插值；HB濾波器；CIC濾波器</p><p><b>　　Abstract</b></p><p>　　Digital Freque

5、ncy Conversion Technology in Software Defined Radio and various types of digital launch or receivers have been widely used. As the digital signal processor (DSP) processing speed is limited, often it is difficult for A /

6、 D sampling rate to be high-speed digital signal directly to the various categories of real-time processing. In order to resolve this contradiction, the need for digital up or down conversion technology, high-speed sampl

7、ing rate of signals to be turned into a low ra</p><p>　　Digital Up Converter Based on the basic principles of the use of the various advantages of FPGA devices, development tools in the FPGA on the Quartus I

8、I. DUC completed the design, integration, and ultimately the realization of the simulation in Modelsim. First introduced the principle of digital up conversion and of each module, and then Verliog HDL language by writing

9、 and calling IP nuclear to achieve each module function, and finally, through the schematic diagram of the structure to the overa</p><p>　　Keywords:DUC; FPGA; interpolate; HB filter;CIC filter</p><

10、;p><b>　　目 錄</b></p><p><b>　　引言1</b></p><p><b>　　1 緒論2</b></p><p>　　1.1 數(shù)字變頻技術(shù)簡介2</p><p>　　1.2 數(shù)字上下變頻技術(shù)的應(yīng)用發(fā)展及現(xiàn)狀2</p>

11、<p>　　1.3 課題研究內(nèi)容及設(shè)計方案3</p><p>　　2 FPGA系統(tǒng)設(shè)計基礎(chǔ)4</p><p>　　2.1 FPGA簡介4</p><p>　　2.2 FPGA基本結(jié)構(gòu)4</p><p>　　2.3 FPGA的基本設(shè)計流程5</p><p>　　2.3.1 設(shè)計輸入方式和軟件6

12、</p><p>　　2.3.2 仿真的方法和軟件6</p><p>　　3 數(shù)字上變頻技術(shù)理論基礎(chǔ)7</p><p>　　3.1 數(shù)字上變頻原理概述7</p><p>　　3.1.1 數(shù)字混頻正交變換7</p><p>　　3.1.2 影響數(shù)字上變頻性能的主要因素8</p><p>

13、;　　3.1.3 數(shù)字上變頻的基本原理9</p><p>　　3.2 多速率信號處理9</p><p>　　3.2.1多速率信號處理理論9</p><p>　　3.2.2 整數(shù)倍內(nèi)插10</p><p>　　3.3 高效數(shù)字濾波器11</p><p>　　3.3.1 CIC濾波器12</p>

14、<p>　　3.3.2 HB半帶濾波器14</p><p>　　3.4 DDS的實現(xiàn)原理15</p><p>　　4 各模塊設(shè)計實現(xiàn)原理17</p><p>　　4.2 DDS設(shè)計17</p><p>　　4.1.1 相位累加器18</p><p>　　4.1.2 正弦查找表18</p&g

15、t;<p>　　4.2 內(nèi)插濾波器設(shè)計20</p><p>　　4.2.1 HB半帶濾波器設(shè)計20</p><p>　　4.2.2 CIC濾波器設(shè)計21</p><p>　　4.3 混頻器設(shè)計22</p><p>　　5 數(shù)字上變頻仿真與驗證24</p><p>　　5.1 Modelsim仿

16、真軟件介紹和特點24</p><p>　　5.2 Modelsim仿真方法25</p><p>　　5.2.1 前仿真25</p><p>　　5.2.2 后仿真25</p><p>　　5.3 Modelsim 仿真的基本步驟25</p><p>　　5.4 仿真結(jié)果28</p><p

17、><b>　　6 結(jié)論31</b></p><p><b>　　謝 辭32</b></p><p><b>　　參考文獻(xiàn)33</b></p><p><b>　　附錄34</b></p><p><b>　　引言</b&g

18、t;</p><p>　　近年來，軟件無線電理論正逐漸趨于成熟與完善，軟件無線電技術(shù)已經(jīng)被越來越廣泛地應(yīng)用于蜂窩通信及各種軍用和民用的無線通信系統(tǒng)中。作為軟件無線電接收機的核心技術(shù)之一，數(shù)字上下變頻技術(shù)也得到了越來越普遍的應(yīng)用。</p><p>　　上變頻是將具有一定頻率的輸入信號，改換成具有更高頻率的輸出信號。理論上，在軟件無線電系統(tǒng)發(fā)送端，將已調(diào)制好的基帶信號通過脈沖成型濾波進(jìn)行整形、

19、采樣抽取等，并經(jīng)過插值濾波來提高采樣速率，之后與本地的數(shù)控正交振蕩器混頻，得到I/Q正交信號，進(jìn)行數(shù)字混頻后，再經(jīng)過數(shù)模轉(zhuǎn)換（DAC）后轉(zhuǎn)換成直接中頻輸出。</p><p>　　現(xiàn)場可編程門陣列（FPGA）具有功能強大，開發(fā)過程投資小、周期短，可反復(fù)編程修改，保密性能好，開發(fā)工具智能化等特點，正好充分發(fā)揮了軟件無線電可編程能力強，易于升級的特點。用FPGA實現(xiàn)數(shù)字上變頻器的設(shè)計，不僅降低了產(chǎn)品成本，減小了設(shè)備體積

20、，滿足了系統(tǒng)的需要，而且比專用芯片具有更大的靈活性和可控性。</p><p>　　隨著軟件無線電技術(shù)理論的發(fā)展以及大規(guī)模集成電路的廣泛使用，原來的模擬系統(tǒng)的基帶處理部分采用數(shù)字電路逐漸數(shù)字化、軟件化。數(shù)字上變頻技術(shù)( Digital Up Converter—DUC)是軟件無線電的核心技術(shù)之一，也是計算量最大的部分，一般通過FPGA或?qū)Ｓ眯酒扔布崿F(xiàn)。雖然現(xiàn)在專用的數(shù)字下變頻芯片品種很多，但是它們在設(shè)計和修改方

21、面遠(yuǎn)遠(yuǎn)不如FPGA靈活，使用FPGA替代專用的數(shù)字上變頻芯片更加符合軟件無線電的思想。</p><p><b>　　1 緒論</b></p><p>　　1.1 數(shù)字變頻技術(shù)簡介</p><p>　　數(shù)字變頻技術(shù)在軟件無線電中占有非常重要的地位。軟件無線電是一種以現(xiàn)代通信理論為基礎(chǔ)，以數(shù)字信號處理為核心，以微電子技術(shù)為支撐的新的無線通信體系結(jié)

22、構(gòu)。它的實現(xiàn)是以一個通用、標(biāo)準(zhǔn)、模塊化的硬件平臺為依托，通過軟件編程來完成無線電臺的各種功能，從基于硬件、面向用途的電臺設(shè)計方法中解放出來。軟件無線電強調(diào)體系結(jié)構(gòu)的開放性和全面可編程性，通過軟件的更新改變硬件的配置結(jié)構(gòu)，實現(xiàn)新功能，并有利于硬件模塊的不斷升級和擴展。目前，軟件無線電中所涉及的關(guān)鍵技術(shù)主要有帶多頻段天線與寬帶低噪聲前置放大器、功率放大器、A/D部分、數(shù)字下變頻、高速數(shù)字信號處理、數(shù)字上變頻和信令處理等，本文介紹的就是軟件無

23、線電中數(shù)字上變頻器的研究。</p><p>　　系統(tǒng)最突出的特點有：首先，具有完全的可編程特性，無線波段、接入方式、調(diào)制方式和數(shù)據(jù)速率等都可以通過軟件來加以控制；其次，對整個中頻頻帶甚至射頻進(jìn)行采樣，增大了處理的帶寬，利用高速DSP和軟件處理，完成被傳輸信號從基帶到射頻之間的整個處理過程。</p><p>　　1.2 數(shù)字上下變頻技術(shù)的應(yīng)用發(fā)展及現(xiàn)狀</p><p>

24、;　　隨著近年來現(xiàn)場可編程門陣列(FPGA)器件和通用數(shù)字信號處理器(DSP)在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高，用硬件編程或軟件編程方式實現(xiàn)無線功能的軟件無線電技術(shù)在理論和實用化上都趨于成熟和完善。軟件無線電技術(shù)只需通過軟件上的更新就能夠選擇不同的業(yè)務(wù)或調(diào)制方式、追加和修改功能，具有傳統(tǒng)硬件方式所無法比擬的靈活性、開放性和可擴展性。因此，軟件無線電技術(shù)已經(jīng)被越來越廣泛地應(yīng)用于蜂窩通信及各種軍用和民用的無線系統(tǒng)中。</p

25、><p>　　軟件無線電的核心思想是對天線感應(yīng)的射頻模擬信號盡可能的直接數(shù)字化，將其變換為適合DSP器件或計算機處理的數(shù)據(jù)流，然后通過軟件來完成各種功能。在現(xiàn)階段，由于受各種關(guān)鍵器件，特別是受ADC/DAC(模數(shù)、數(shù)模變換器)采樣速率、工作帶寬和通用DSP器件處理速度的限制，數(shù)字中頻軟件無線電正成為理想軟件無線電的一種經(jīng)濟、適用的折中選擇。在目前大多數(shù)軟件無線電接收機中，一般先經(jīng)模擬下變頻至適當(dāng)中頻，然后在中頻用AD

26、C數(shù)字化后輸出高速數(shù)字中頻信號，再經(jīng)數(shù)字下變頻器(Digital Down Converter-DDC)的變頻、抽取和低通濾波處理之后變?yōu)榈退俚幕鶐盘?，最后將基帶信號送給通用DSP器件作后續(xù)的解調(diào)、解碼、抗干擾、抗衰落、自適應(yīng)均衡等處理。這樣大大降低了對ADC和DSP器件性能的要求，便于實現(xiàn)和降低成本。數(shù)字上變頻(Digital Up Converter-DUC )與下變頻是相對應(yīng)的過程，DSP處理后的基帶數(shù)字信號經(jīng)過內(nèi)插、濾波和上變

27、頻后，將信號傳給DAC來完成后續(xù)的模擬處理環(huán)節(jié)。數(shù)字上下變頻器在這里起到ADC/DAC和通用DSP器件之間的橋梁作用。因此，數(shù)字上下變頻技術(shù)己經(jīng)成為軟件無</p><p>　　自從GrayChip公司推出第一個單信道數(shù)字下變頻專用芯片以來，數(shù)字上下變頻器件的發(fā)展也很迅速。目前，最著名、產(chǎn)品應(yīng)用最廣泛的公司有美國的Harris(1999更名為Intersil公司)、AD公司和Graychip等公司。DDC代表產(chǎn)品有

28、Harris公司的HSP50016, HSP50214系列;AD公司的AD6620, AD6624; Graychip公司的GC1011系列、GC1012系列等.DUC的產(chǎn)品有Harris公司的HSP50215;Graychip公司的GC4114等。這些器件都具有較優(yōu)異的性能參數(shù)和較強的功能。許多型號的DDC芯片(如Intersil公司的HSP50214B)事實上其功能己遠(yuǎn)遠(yuǎn)不只是下變頻，還包括了成形濾波器、定時同步內(nèi)插濾波器、重采樣N

29、CO、坐標(biāo)變換、數(shù)字AGC等功能其芯片內(nèi)部的各個功能模塊均是可編程的，將其與通用DSP器件結(jié)合，便可構(gòu)成一個標(biāo)準(zhǔn)的數(shù)字化多模式軟件無線電接收機硬件平臺?！皵?shù)字上下變頻”在軟件無線電中的意義已不再僅僅是簡單的上下變頻概念了。</p><p>　　1.3 課題研究內(nèi)容及設(shè)計方案</p><p>　　本課題以變頻技術(shù)為理論知識，以FPGA技術(shù)作為設(shè)計的技術(shù)手段，通過軟件設(shè)計并實現(xiàn)數(shù)字上變頻系統(tǒng)。

30、具體實施起來應(yīng)該先了解通信原理的相關(guān)知識，仿真軟件的應(yīng)用，變頻器的原理及設(shè)計方法，利用FPGA設(shè)計固定參數(shù)的上變頻器，提出結(jié)構(gòu)框圖，對所設(shè)計的原理圖進(jìn)行仿真并計算，分析仿真結(jié)果多所設(shè)計變頻器參數(shù)進(jìn)行修正，使之符合要求，最后對上變頻器的仿真、調(diào)試與完善并測試該變頻器的性能指標(biāo)。</p><p>　　本課題的工作流程如下安排，后續(xù)章節(jié)將圍繞該設(shè)計步驟順序?qū)Ρ敬握n題研究進(jìn)行詳細(xì)敘述。</p><p&

31、gt;　?。?）首先要理解數(shù)字上變頻的基本原理，了解通信原理的相關(guān)知識。</p><p>　　（2）然后確定上變頻器的總體實現(xiàn)方案，深入學(xué)習(xí)并掌握仿真軟件的應(yīng)用，功能和實際實現(xiàn)方法，并思考如何用軟件來實現(xiàn)頻譜搬移的功能。</p><p>　　（3）學(xué)習(xí)并能夠熟練使用EDA工具完成設(shè)計流程，采用 verilog語言，自行編寫各關(guān)鍵功能模塊的硬件描述語言程序。并給出仿真波形圖，反復(fù)對各模塊進(jìn)行

32、改進(jìn)，以求仿真波形最佳。利用FPGA設(shè)計固定參數(shù)的上變頻器，提出結(jié)構(gòu)框圖，對所設(shè)計的原理圖進(jìn)行仿真并計算，分析仿真結(jié)果；反復(fù)對各模塊進(jìn)行改進(jìn)，對所設(shè)計的變頻器參數(shù)進(jìn)行修正，以求仿真波形最佳。</p><p>　?。?）最后對所設(shè)計的上變頻器進(jìn)行仿真、調(diào)試與完善，并測試該變頻器的性能指標(biāo)。能夠通過上變頻器完成頻譜的搬移。</p><p>　　本文首先概括性的介紹了數(shù)字上變頻技術(shù)的理論基礎(chǔ)，第

33、二章對用到的工具FPGA進(jìn)行了簡要的介紹說明；第三章對上變頻各個模塊的關(guān)鍵技術(shù)有正交變換原理、多速率信號處理、高效數(shù)字濾波結(jié)構(gòu)以及數(shù)控振蕩器、混頻器進(jìn)行了一一闡述，第四章是本論文的重點，對上變頻的設(shè)計思路和具體工作做出了詳細(xì)的說明介紹；在第五章給出了系統(tǒng)的調(diào)試和驗證結(jié)果。</p><p>　　2 FPGA系統(tǒng)設(shè)計基礎(chǔ)</p><p>　　2.1 FPGA簡介</p><

34、;p>　　FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，F(xiàn)PGA既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA具有靜態(tài)可重復(fù)編程或在線動態(tài)重構(gòu)特性，使硬件的功能可像軟件一樣通過編程來修改，不僅使設(shè)計修改和產(chǎn)品升級變得十分方便，而且極大地提高了

35、電子系統(tǒng)的靈活性和通用能力。利用FPGA，設(shè)計人員可以在實驗室中設(shè)計出專用IC，實現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開發(fā)、上市的時間，降低了開發(fā)成本。以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)正朝著低功耗，高頻率、高靈活性的方向發(fā)展。它不僅為數(shù)字電路的設(shè)計提供了很大的方便，而且在很大程度上改變了以往數(shù)字系統(tǒng)設(shè)計、調(diào)試、運行的工作方式。</p><p>　　首先，它使硬件的設(shè)計工作更加簡單方便了。因為電路的邏輯功能可以由

36、編程數(shù)據(jù)設(shè)定，而且能在線裝入和修改，所以硬件的設(shè)計和安裝完全可以一次完成，這樣就節(jié)省了修改硬件電路耗費的人力和物力。而且對幾種不同功能的邏輯電路可以采用相同的硬件電路，這也減少了許多硬件設(shè)計的工作量。</p><p>　　其次，在調(diào)試過程中通過寫入編程數(shù)據(jù)很容易將電路設(shè)置成各種便于調(diào)試的狀態(tài)，對電路進(jìn)行測試，這比通過直接設(shè)置硬件電路的狀態(tài)要方便得多。</p><p>　　最后，F(xiàn)PGA（一

37、次性編程的除外）技術(shù)無需編程器和較高的編程電壓，打破了先編程后裝配的慣例，形成產(chǎn)品后還可以在系統(tǒng)內(nèi)反復(fù)編程，可以快速有效地設(shè)計開發(fā)，加快系統(tǒng)預(yù)制及器件功能升級，減少電路走線，大大減少設(shè)計時間，縮短開發(fā)周期。</p><p>　　總之，F(xiàn)PGA的使用非常靈活，對于同一片F(xiàn)PGA，通過配置不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。目前，F(xiàn)PGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域已經(jīng)得到了廣泛

38、的應(yīng)用。</p><p>　　2.2 FPGA基本結(jié)構(gòu)</p><p>　　目前生產(chǎn)FPGA的公司主要有Xilinx、Altera、Actel、Lattice、QuickLogic等，生產(chǎn)的FPGA品種和型號繁多。盡管這些FPGA的具體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實現(xiàn)不同的設(shè)計。</p>

39、<p>　　典型的FPGA通常包含六部分，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。具體介紹如下：</p><p>　?。?）可編程輸入/輸出單元（I/O單元） </p><p>　　目前大多數(shù)FPGA的I/O單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗

40、特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 </p><p>　?。?）基本可編程邏輯單元 </p><p>　　FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。FPGA內(nèi)部寄存器可配置為帶同步/異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。FPGA一般依賴寄存器完成同步時序邏輯設(shè)計。一般來說，比較經(jīng)典的基本可編

41、程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 </p><p>　　學(xué)習(xí)底層配置單元的LUT和Register比率的一個重要意義在于器件選型和規(guī)模估算。由于FPGA內(nèi)部除了基本可編程邏輯單元外，還有嵌入式的RAM、PLL或者是DLL，專用的Hard IP Core等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡單科學(xué)的方法是用器件的Re

42、gister或LUT的數(shù)量衡量。 </p><p>　?。?）嵌入式塊RAM </p><p>　　目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲結(jié)構(gòu)。CAM，即為內(nèi)容地址存儲器。寫入CAM的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡單的說，RAM是一種寫地址，讀數(shù)據(jù)

43、的存儲單元；CAM與RAM恰恰相反。 除了塊RAM，Xilinx和Lattice的FPGA還可以靈活地將LUT配置成RAM、ROM、FIFO等存儲結(jié)構(gòu)。</p><p>　?。?）豐富的布線資源 </p><p>　　布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分：一，全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位/置位的

44、布線；二，長線資源：用以完成器件Bank間的一些高速信號和一些第二全局時鐘信號的布線；三，短線資源：用來完成基本邏輯單元間的邏輯互連與布線；還有其他在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 </p><p>　　由于在設(shè)計過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實布線資源的優(yōu)化與使用和實現(xiàn)結(jié)果有直接關(guān)

45、系。 </p><p>　　（5）底層嵌入功能單元 </p><p>　?。?）內(nèi)嵌專用硬核 </p><p>　　與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要是那些通用性相對較弱，不是所有FPGA器件都包含硬核。 目前絕大部分FPGA都采用查找表（Look Up Table，LUT）技術(shù)，如Altera的ACEX、APEX、Cyclone、Stratix系列，X

46、ilinx的Spartan、Virtex系列等。</p><p>　　2.3 FPGA的基本設(shè)計流程</p><p>　　FPGA的設(shè)計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。FPGA的開發(fā)流程一般如圖2一2所示，包括電路設(shè)計、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)與布局布線、時序仿真與驗證、板級仿真與驗證，以及芯片編程與調(diào)試等主要步驟。</p>

47、;<p>　　圖2.1 FPGA設(shè)計流程圖</p><p>　　2.3.1 設(shè)計輸入方式和軟件</p><p>　　設(shè)計輸入方式主要有兩種：原理圖設(shè)計和硬件描述語言設(shè)計?，F(xiàn)在主要流行的方式是用硬件描述語言設(shè)計（VHDL或Verilog HDL），而其中在亞洲許多國家和美國主要利用Verilog HDL語言設(shè)計，VHDL多是在歐洲和其它地區(qū)使用。而對于設(shè)計工具來說，這兩種語言

48、都是支持的，并且綜合出來的模塊也是可以混合利用的。</p><p>　　對于設(shè)計軟件，一般是每個FPGA提供商就有一套專門設(shè)計用的軟件。例如xilinx公司針對自己產(chǎn)品的ISE 9.0設(shè)計軟件，該軟件也包含仿真、綜合、時序分析等全部功能。還有Altera公司的QuartusII8.0支持最新的cycloneII系列器件的整個設(shè)計流程。此外，Lattice公司的ispLEVER 7.0,FPGA Advantage

49、等。在本設(shè)計中我采用的是Altera公司的QuartusII8.0。</p><p>　　2.3.2 仿真的方法和軟件</p><p>　　仿真的方法主要有兩種：</p><p>　?。?）交互式仿真方法：利用EDA工具的仿真器進(jìn)行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時不便于觀察和比較。</p><p>　?。?）測試平臺法

50、：為設(shè)計模塊專門設(shè)計的仿真程序，可以實現(xiàn)對被測模塊自動輸入測試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。而使用的仿真工具最快的是Model Technology公司開發(fā)的ModelSim軟件。此外仿真的方法還有利用matlab軟件與EDA軟件進(jìn)行的聯(lián)合仿真。Matlab最新版本matlab2007還支持matlab與modelsim 的聯(lián)合仿真，這就大大減輕了測試工程師的工作量。</p><p&

51、gt;　　本設(shè)計中主要運用了QuartusII8.0中的VerliogHDL語言來編寫各模塊程序，再通過原理圖連接，其中利用了Matlab2007的輔助，最后通過ModelSim6.5進(jìn)行仿真，具體內(nèi)容步驟在下文將做出詳細(xì)介紹。</p><p>　　3 數(shù)字上變頻技術(shù)理論基礎(chǔ)</p><p>　　數(shù)字變頻技術(shù)一直是軟件無線電的研究重點,也是影響軟件無線電系統(tǒng)性能的關(guān)鍵部分之一。</

52、p><p>　　3.1 數(shù)字上變頻原理概述</p><p>　　3.1.1 數(shù)字混頻正交變換</p><p>　　任何物理可實現(xiàn)的信號都是實信號，實信號的頻譜具有共軛對稱性，即正負(fù)頻率幅度分量是對稱的，而其相位分量正好相反。所以對于一個實信號而言，只需其正頻部分或負(fù)頻部分就能夠完全加以描述，不會丟失任何信息，也不會產(chǎn)生虛假信號。如只取原實信號的正頻部分z(t)(由于z(

53、t)只含有正頻分量，故z(t)為復(fù)信號)，那么就把z(t)做x(t)的解析表示，即：</p><p><b>　　（3—1）</b></p><p>　　其中H[x(t)]叫做信號x(t)的Hilbert變換。即</p><p>　　（3—2）

54、 </p><p>　　由于Hilbert變換是正交變換，所以解析信號z(t)的實部和虛部是正交的。一個實信號的解析表示(正交分解)在信號處理中有著極其重要的作用，是軟件無線電的基礎(chǔ)理論之一，從解析信號中很容易獲得信號的三個特征參數(shù)：瞬時幅度、瞬時相位和瞬時頻率，而這三個特征參數(shù)是信號分析、參數(shù)測量或識別解調(diào)的基礎(chǔ)。</p>

55、<p>　　對于一個實的窄帶信號： </p><p><b>　?。?—3）</b></p><p>　　所以窄帶信號的解析表示為：</p><p><b>　　（3—4）</b></p><p>　　用極坐標(biāo)形式可以表示為：</p><p><b>

56、;　?。?—5）</b></p><p>　　式中稱為信號的載頻分量，它作為信息載體不含有用信息。將上式乘以，把載頻下移ωc，得到基帶信號(或稱為零中頻信號)，記為，有：</p><p><b>　?。?—6）</b></p><p>　　其中 ，，分別稱為基帶信號的同相分量和正交分量。基帶信號為解析信號的復(fù)包絡(luò)，是復(fù)信號，即基帶信

57、號既有正頻分量，也有負(fù)頻分量，但其頻譜不具有共軛對稱性，若隨意剔除基帶信號的負(fù)頻分量，就會造成信息丟失。從以上分析可以看出，一個實的窄帶信號既可用解析信號z(t)表示，也可用其基帶信號(零中頻信號) 來表示。</p><p>　　上變頻是指將信號的頻譜搬移到更高的頻率上，若待變頻信號為xa(t)，變頻信號xb(t)用公式表示為：</p><p><b>　?。?—7）</b

58、></p><p>　　其中ωc為搬移的頻率，將基帶信號搬到該頻率上稱為上變頻（ωc為負(fù)）。將該式進(jìn)行數(shù)字化，引入滿足采樣定理的采樣周期T，則可以寫為：</p><p><b>　?。?—8）</b></p><p><b>　　簡寫為：</b></p><p>　　（3—9）

59、 </p><p>　　因為xa(n)一般為復(fù)信號，有下式：=，通常上變頻后的信號只需要取其實數(shù)部分就足夠了，即</p><p>　　（3—10） </p><p>　　由上式則可得到上變頻的原理框圖如下：</p><p>　　圖3.1 數(shù)字上變頻原理框圖</p><p&g

60、t;　　3.1.2 影響數(shù)字上變頻性能的主要因素</p><p>　　模擬上變頻器中，模擬混頻器的非線性和模擬本地振蕩器的頻率穩(wěn)定度、邊帶、相位噪聲、溫度漂移、轉(zhuǎn)換速率等都是人們最關(guān)心和難以徹底解決的問題。這些問題在數(shù)字上變頻中是不存在的，頻率步進(jìn)、頻率間隔等也具有理想的性能，另外，數(shù)字上變頻器的控制和配置更新方便等特點也是模擬上變頻器無法比擬的。但與模擬上變頻相比，數(shù)字上變頻器的運算速度受硬件電路處理能力的限制

61、，其運算速度決定了DDC的最高輸入信號數(shù)據(jù)率，相應(yīng)的也限定了ADC的最高采樣速率。另外，數(shù)字上變頻的輸入、輸出數(shù)據(jù)精度和內(nèi)部運算精度也影響著接收機的性能。</p><p>　　從數(shù)字上變頻原理可以看出，影響數(shù)字上變頻器性能的主要因素有五個：</p><p>　?。?）數(shù)控本振所產(chǎn)生的正交本振信號的頻譜純度；</p><p>　?。?）數(shù)字混頻器的運算精度；</

62、p><p>　?。?）各種濾波器的運算精度(包括二進(jìn)制表示的濾波器系數(shù)的精度)；</p><p>　?。?）濾波器的階數(shù)；</p><p>　?。?）數(shù)字變頻器的系統(tǒng)處理速度。</p><p>　　前三點因素其本質(zhì)可以歸到一點，就是有限字長效應(yīng)，由于有限字長，帶來了數(shù)控本振的相位截斷效應(yīng)，也帶來了整個DUC器件所有模塊的樣本值近似效應(yīng)，根據(jù)截斷和

63、近似的程度，DUC性能會受到或多或少的影響。要提高DUC的性能，就要加寬運算字長，但字長不可能無限加寬，這就需要在DUC性能和硬件資源開銷之間作一個折衷。至于濾波器的階數(shù)，同樣涉及到的是硬件資源消耗的問題。在處理速度這個問題上，可以通過利用規(guī)模換速度和采用優(yōu)化算法兩種手段提高系統(tǒng)處理速度；總的說來，性能的提高是以資源的消耗為代價的。</p><p>　　3.1.3 數(shù)字上變頻的基本原理</p>&l

64、t;p>　　上變頻是將具有一定頻率的輸入信號，改換成具有更高頻率的輸出信號。數(shù)字上變頻器的基本工作原理是：首先將量化后的基帶信號通過脈沖成形濾波器進(jìn)行處理，以適應(yīng)帶限信道和消除碼間串?dāng)_(ISI)，然后通過插值濾波器處理提高采樣率，最后與正交載波進(jìn)行數(shù)字混頻，</p><p>　　按照通信調(diào)制基本理論，上變頻需要將調(diào)制好的信號從基帶頻率搬移到射頻頻率。對于基帶信號，其帶寬般較窄，因此在很多應(yīng)用場合中都是根據(jù)N

65、yquist采樣定理，再結(jié)合工程實際，采用2.5—4倍的基帶信號最高頻率進(jìn)行采樣。而作為載波的DDS輸出波形，其頻率相對較高。如果用基帶信號對載波進(jìn)行正交調(diào)制，即是數(shù)字信號的相乘，要求基帶和載波具有相同的數(shù)據(jù)速率。所以，在進(jìn)行正交調(diào)制之前必須對基帶數(shù)字信號進(jìn)行插值濾波，提高其數(shù)據(jù)速率。</p><p>　　提高基帶信號的數(shù)據(jù)速率有兩種途徑：一種是簡單的數(shù)據(jù)保持方法;另一種是嚴(yán)格的插值濾波法。簡單的數(shù)據(jù)保持法是將序

66、列的每個采樣點做簡單的保持(或重復(fù)采樣)直到下個采樣點到來。這種近似的處理辦法相當(dāng)簡單，但效果不佳，只適于數(shù)字調(diào)制方式或基帶信號帶寬很窄、對信號精度要求小高的場合。本設(shè)計采用嚴(yán)格的插值濾波，先經(jīng)過零值內(nèi)插，然后濾波得到。</p><p>　　3.2 多速率信號處理</p><p>　　3.2.1 多速率信號處理理論</p><p>　　在軟件無線電系統(tǒng)中，采樣定理的

67、應(yīng)用大大降低了所需的射頻或中頻采樣速率，為后面的信號實時處理奠定了基礎(chǔ)。但是對軟件無線電的要求來看，帶通采樣的帶寬應(yīng)該越寬越好，這樣對不同信號會有更好的適應(yīng)性，而且采樣速率越高，在相同工作頻率范圍內(nèi)所需的“盲區(qū)”采樣頻率數(shù)量就越少，并對提高采樣量化的信噪比也是有利的，所以在可能的情況下，帶通采樣速率應(yīng)該盡可能地選的高一些，使瞬時采樣帶寬盡可能的寬。但是隨著采樣速率的提高帶來一個問題就是采樣后的數(shù)據(jù)流速率很高，導(dǎo)致后續(xù)的信號處理速度跟不上

68、，所以對A/D處理后的數(shù)據(jù)流進(jìn)行降速處理或叫二次采樣是完全必要的。多速率信號處理技術(shù)為這種降速處理的實現(xiàn)提供了理論依據(jù)，其中最為重要的理論是抽取和內(nèi)插，它們?yōu)閿?shù)字上下變頻的成功實現(xiàn)奠定了重要的基礎(chǔ)。</p><p>　　多速率信號處理是軟件無線電系統(tǒng)中的基礎(chǔ)理論，它通過內(nèi)插和抽取改變數(shù)字信號的速率，以適應(yīng)軟件無線電系統(tǒng)中不同模塊對信號速率的不同要求，是數(shù)字下變頻和數(shù)字上變頻的重要技術(shù)。本節(jié)主要介紹多速率信號處理的

69、基本知識和操作，并總結(jié)在數(shù)字通信系統(tǒng)中采用多速率信號處理所帶來的好處。</p><p>　　所謂多速率數(shù)字信號處理是指改變信號的采樣率，包括抽取和內(nèi)插兩種情況。使信號采樣率降低的轉(zhuǎn)換，稱為抽??；使信號采樣率升高的轉(zhuǎn)換，稱為內(nèi)插。實現(xiàn)采樣率的轉(zhuǎn)換(插值和抽取)的關(guān)鍵問題是如何保證實現(xiàn)插值或抽取后，信號所包含的信息不發(fā)生失真。可以看出，抽取和插值需要在進(jìn)行抽取前或插值后對信號進(jìn)行數(shù)字濾波，數(shù)字濾波器的性能好壞將直接影

70、響采樣率變換的效果以及實時處理能力。本設(shè)計中主要用到有關(guān)內(nèi)插的，因此下面將分別對數(shù)字變頻中多速率濾波器組中常用的CIC濾波器、半帶濾波器以及多速率FIR濾波器這幾種高效數(shù)字濾波器進(jìn)行介紹和分析。</p><p>　　3.2.2 整數(shù)倍內(nèi)插</p><p>　　內(nèi)插是抽取的逆過程。所謂整數(shù)內(nèi)插是先在已知采樣序列x(n) 的相鄰兩個樣點之間等間隔插入L- 1 個0 值點，如圖3.3所示，然后進(jìn)

71、行低通濾波，即可求得L倍內(nèi)插的結(jié)果。圖3.2中L表示在x( n) 相鄰樣點之間補L-1 個0，成為零值內(nèi)插器。零值內(nèi)插后為ω（m）。ω（m）經(jīng)過h( m) 低通濾波變成y( m) 。即： </p><p><b>　?。?—11）</b></p><p>　　假設(shè)x(n)的離散傅氏變換為，則ω（m）離散傅氏變換為</p><p><b&g

72、t;　　（3—12）</b></p><p>　　內(nèi)插后的信號頻譜為原始序列頻譜經(jīng)L倍壓縮后得到的譜。信號插值前后頻譜的變化如圖3.2所示。由圖中可見，在內(nèi)插后的頻譜中不僅含有的基帶分量，還含有其頻率大于/L的高頻成分，為了從中恢復(fù)原始譜，則必須對內(nèi)插后的信號進(jìn)行低通濾波（濾波器帶寬為/L）。因此，原來插入的零值點變?yōu)閤(n)的準(zhǔn)確內(nèi)插值，經(jīng)過內(nèi)插大大提高了時域分辨率。</p><

73、p>　　圖3.2 信號內(nèi)插前后波形及其頻譜</p><p>　　一個完整的I倍內(nèi)插器的結(jié)構(gòu)框圖如下圖3.3所示。</p><p>　　圖3.3 完整的I倍內(nèi)插器方框圖</p><p>　　3.3 高效數(shù)字濾波器</p><p>　　所謂濾波就是從連續(xù)(或離散)輸入數(shù)據(jù)中濾除噪聲和干擾以提取有用信息的過程，它不但是軟件無線電系統(tǒng)的基礎(chǔ)

74、，也是整個數(shù)字信號處理的基礎(chǔ)理論。濾波器性能的好壞將直接影響系統(tǒng)處理的效果和其實時處理的能力。數(shù)字濾波器可以用兩種形式來實現(xiàn)，即有限沖激響應(yīng)濾波器FIR和無限沖激響應(yīng)濾波器IIR,由于FIR濾波器相對于IIR濾波器有許多獨特的優(yōu)越性，如線性相位、穩(wěn)定性好等特點，所以在本系統(tǒng)設(shè)計中主要采用FIR濾波器進(jìn)行處理。</p><p>　　在數(shù)字上下變頻器中，所實現(xiàn)的很重要的一部分功能就是抽取和內(nèi)插，這些功能都可以依靠多速

75、率濾波器來完成。常用的多速率濾波器有多速率FIR濾波器，積分級聯(lián)梳狀（CIC）濾波器和半帶（HB）濾波器等。多速率濾波器主要作用有三點：抽取（即降低信號速率）、插值（既提高信號速率）和低通濾波。本節(jié)主要介紹此次設(shè)計所用到的內(nèi)插CIC和HB濾波器。</p><p>　　3.3.1 CIC濾波器</p><p>　　CIC濾波器(Cascade Integrator Comb Filter)，

76、即級聯(lián)積分梳狀濾波器，是一種多采樣率的高效窄帶低通數(shù)字濾波器。CIC濾波器具有結(jié)構(gòu)簡單、需要存儲量小，不需要乘法和濾波器系數(shù)存儲，并且通過高速積分環(huán)節(jié)和低速梳狀濾波環(huán)節(jié)減少了中間過程的存儲量等優(yōu)點。它是一種線性相位低通FIR濾波器，其系數(shù)均為1，所以對于CIC濾波器來說，傳統(tǒng)卷積的濾波運算只相當(dāng)于做加法運算，因此使用CIC濾波器可以完成高速內(nèi)插、抽取和濾波并且實現(xiàn)起來較為簡便。</p><p>　　CIC濾波器一

77、般由N級積分器(Integrator)和N級梳狀濾波器(Comb)兩個部分級聯(lián)組成。積分器部分包含了N級采樣率在fs下的理想數(shù)字積分器，每級積分器是單極點具有單位反饋系數(shù)的IIR濾波器。單級積分器的差分方程為：</p><p>　　y(n) = y(n-1) + x(n) （3—13) </p><

78、p>　　其Z域上的傳遞函數(shù)為：</p><p><b>　?。?—14）</b></p><p>　　積分器的基本結(jié)構(gòu)如圖3.4（a）所示。梳狀濾波器部分工作在采樣率λ/R，其中R表示整數(shù)改變因子。該部分包含了含有M點差分延遲的N級梳狀濾波器，該差分延時用于控制濾波器的頻率響應(yīng)。M可以是任意的整數(shù)，但是在實際應(yīng)用中，一般取值1或2。單級梳狀濾波器的差分方程為:&

79、lt;/p><p>　　y(n) = x(n)-x(n-RM) （3—15） 其Z域上的傳遞函數(shù)為:</p><p><b>　?。?—16）</b></p><p>　　單級梳狀濾波器的基本結(jié)構(gòu)如圖3.4（b）所示。</p><p>　　

80、圖3.4 CIC濾波器的基本單元</p><p>　　圖3.5 CIC濾波器的幅頻特性</p><p>　　由圖3.5所示可知，單級CIC濾波器的旁瓣電平比較大，只比主瓣低13.46 dB，說明阻帶衰減很差，一般很難滿足實用要求。為了降低旁瓣電平，可以采用多級CIC濾波器級聯(lián)的辦法來解決。</p><p>　　假設(shè)CIC濾波器是由上述的兩個基本單元構(gòu)成的。如果要

81、構(gòu)成一個N級的CIC濾波器，將N個積分器和N個梳狀濾波器級聯(lián)即可，其Z域響應(yīng)為:</p><p>　?。?—17） </p><p>　　由式(3—17)可知，CIC濾波器的總的頻率響應(yīng)為:</p><p><b>　?。?—18）<

82、/b></p><p>　　式中，為抽樣函數(shù)，通過式（3—18）可以求得N級級聯(lián)CIC濾波器的旁瓣抑制為:</p><p><b>　?。?—19）</b></p><p>　　從式(3—19)知，級聯(lián)級數(shù)越多，旁瓣衰減越大。</p><p>　　CIC濾波器既可以作為抽取濾波器也可以作為內(nèi)插濾波器。CIC抽取濾波

83、器首先是級聯(lián)N個積分器，其采樣率為λ，經(jīng)過R倍抽取，然后級聯(lián)N個梳狀濾波器，這時采樣速率為λ/R。</p><p>　　CIC濾波器作為內(nèi)插器時，首先是級聯(lián)N個梳狀濾波器，其采樣率為fs/R，經(jīng)過R倍內(nèi)插，然后級聯(lián)N個積分器，這時采樣速率為fs。因此，CIC內(nèi)插濾波器的結(jié)構(gòu)如圖3.6所示。</p><p>　　圖3.6 CIC內(nèi)插濾波器</p><p>　　3.3

84、.2 HB半帶濾波器</p><p>　　半帶濾波器可以將離散系統(tǒng)的工作頻率范圍分成對等的兩個對稱部分，且這種濾波器特別適合實現(xiàn)D= (即2的冪次方倍)的抽取或內(nèi)插，而且運算復(fù)雜度低，實時性強，因此在多速率信號處理中有著重要的地位。</p><p>　　如圖3.7所示，半帶濾波器的通帶和阻帶對稱，即通帶波動和阻帶波動相等；通帶的邊頻和阻帶的邊頻相對于fs/4對稱，有Fp+Fs=fs/2。

85、為了保證FIR濾波器的線性相位, 濾波器的系數(shù)具有偶對稱性，即要求h(n)=h(N-1-n)，其中N為濾波器的階數(shù)，這里設(shè)N為奇數(shù)。另外，濾波器系數(shù)除了中心點n=(N-1)/2+1外，所有h(n)的偶次系數(shù)均為零。由于半帶FIR濾波器系數(shù)的對稱性和近一半系數(shù)為零，使得濾波運算的乘法次數(shù)減少了近3/4，加法次數(shù)減少了近一半，用于存放濾波器系數(shù)的存儲器也減少了一半，因而更有利于高效數(shù)字信號處理的實時實現(xiàn)。</p><p&

86、gt;　　圖3.7 半帶濾波器的幅頻特性</p><p>　　由于半帶濾波器是偶對稱、奇次的線性相位FIR濾波器，因而還具有以下三個性質(zhì)：第一，濾波器的階數(shù)N為奇數(shù)；第二，濾波器的沖擊響應(yīng)h(n)為實數(shù)；第三，濾波器的幅度函數(shù)H(w)為偶函數(shù)。</p><p>　　將半帶濾波器用于2倍抽取時，過渡帶中是存在混疊的，但通帶中沒有混疊。也就是說信號是可以恢復(fù)的。但同時要注意的是，由半帶濾波器

87、的頻率特性己知，它要求：</p><p>　　Fs= fs/2-Fp （3—20）</p><p>　　因此當(dāng)信號通帶Fp很小時，這種過渡帶對于多級濾波器的最后一級來說往往過大，不能滿足濾波特性的總體要求，因此不適合用做多級抽取濾波器的最后一級，即后級濾波器必須有其他類型的FIR濾波器。

88、對于后級FIR濾波器來講，信號經(jīng)過前級的CIC、半帶濾波抽取后，采樣速率相對來講己經(jīng)非常低了，所以在一定的處理時鐘下，就可以采用更高階的一般頻率特性的FIR濾波器，使其通帶波動、過渡帶寬、阻帶衰減等性能指標(biāo)能夠設(shè)計得更高，從而滿足濾波特性的總體要求。</p><p>　　3.4 DDS的實現(xiàn)原理</p><p>　　三角函數(shù)數(shù)字發(fā)生器有多種實現(xiàn)方法，本設(shè)計主要運用基于直接數(shù)字式頻率合成技術(shù)

89、(DDS)的三角函數(shù)發(fā)生器。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域，是無線通信系統(tǒng)實現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)。</p><p>　　DDS的設(shè)計實現(xiàn)方式主要有查表法和CORDIC算法兩種，本設(shè)計中采用了查表法。其工作原理為：在參考時鐘的驅(qū)動下，相位累加器對頻率控制字進(jìn)行線性累加，得到的相位碼對波形存儲器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過模數(shù)轉(zhuǎn)

90、換器得到相應(yīng)的階梯波，最后再使用低通濾波器對其進(jìn)行平滑，得到所需頻率的平滑連續(xù)的波形，其結(jié)構(gòu)框圖如圖3.8所示。</p><p>　　圖3.8 DDS原理框圖</p><p>　　圖中，fclk為相位累加器的時鐘信號，其周期為T0；相位累加器(從0~(2^n-1)計數(shù)）在fclk的作用下，產(chǎn)生數(shù)據(jù)存儲器所需的地址信號。某一個頻率的正弦信號可以表示為: </p><p&

91、gt;　　v(t)=Asin(wt+)=Asin(2pift+) （3—21）</p><p>　　式中，A為正弦波的振幅，w為正弦信號的頻率(角頻率)，為初始相位。由于A和不隨時間而變化，可以令A(yù)＝1，＝0，得到歸一化的正弦信號表達(dá)式： </p><

92、p><b>　　（3—22）</b></p><p>　　相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖clk，加法器就將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘

93、作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器(ROM)的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。</p><p>　　波形存儲器所儲存的幅度值與余弦信號有關(guān)。余弦信

94、號波形在一個周期內(nèi)相位幅度的變化關(guān)系可以用圖3.9中的相位圓表示，每一個點對應(yīng)一個特定的幅度值。一個N位的相位累加器對應(yīng)著圓上2N個相位點，其相位分辨率為。若N=4，則共有16種相位值與16種幅度值相對應(yīng)，并將相應(yīng)的幅度值存儲于波形存儲器中，存儲器的字節(jié)數(shù)決定了相位量化誤差。在實際的DD中，可利用正弦波的對稱性，將2范圍內(nèi)的幅、相點減小到/2內(nèi)以降低所需的存儲量，量化的比特數(shù)決定了幅度量化誤差。</p><p>

95、　　圖3.9 三角函數(shù)相位與幅度的對應(yīng)關(guān)系</p><p>　　波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供的信號源優(yōu)于模擬信號源。</p

96、><p>　　DDS模塊的輸出頻率fout是系統(tǒng)工作頻率fclk、相位累加器比特數(shù)N及頻率控制字K三者的一個函數(shù)，其數(shù)學(xué)關(guān)系由式(3—23)給出：</p><p><b>　　（3—23）</b></p><p>　　它的頻率分辨率，即頻率的變化間隔為：</p><p><b>　　(3—24)</b>

97、</p><p>　　另外還可以使用CORDIC 算法來實現(xiàn)DDS。其的基本思想是通過一系列固定的、與運算基數(shù)相關(guān)的角度的不斷偏擺以逼近所需的旋轉(zhuǎn)角度。CORDIC算法包含圓周系統(tǒng)，線性系統(tǒng)，雙曲系統(tǒng)三種旋轉(zhuǎn)系統(tǒng)，在本設(shè)計中沒有用到這里就不再多做介紹。</p><p>　　4 各模塊設(shè)計實現(xiàn)原理</p><p>　　在前面幾章認(rèn)真分析研究了數(shù)字上變頻器中主要的模塊

98、設(shè)計方法之后，本章主要介紹此次數(shù)字上變頻設(shè)計中主要模塊的設(shè)計實現(xiàn)和驗證。此次數(shù)字上變頻設(shè)計中的主要模塊是用Verilog語言進(jìn)行RTL級設(shè)計，結(jié)合QuartuslI和ModelSim軟件完成綜合仿真。本章詳細(xì)分析了每個模塊的設(shè)計方法和設(shè)計過程中重要因素的考慮以及最后的驗證，為最后實現(xiàn)系統(tǒng)級綜合做好了準(zhǔn)備。</p><p>　　數(shù)字上變頻的實現(xiàn)過程：首先，信號通過內(nèi)插濾波器提高信號的采樣速率；然后通過正交混頻，實現(xiàn)

99、信號載頻從低頻搬移到中頻或高頻。數(shù)字上變頻過程中的關(guān)鍵部分是內(nèi)插濾波器設(shè)計和NCO設(shè)計。數(shù)字上變頻的實現(xiàn)過程的框圖如圖4.1所示，其中，半帶濾波器和CIC濾波器組成內(nèi)插濾波器。</p><p>　　圖4.1 數(shù)字上變頻原理圖</p><p>　　下面介紹各個模塊的主要設(shè)計步驟和內(nèi)容。</p><p><b>　　4.2 DDS設(shè)計</b>&l

100、t;/p><p>　　本次設(shè)計是采用查表法實現(xiàn)數(shù)控振蕩器的。用QuartusII8.0編寫VeliogHDL語言，然后生成的DDS原理圖如圖4.2所示。我設(shè)計的DDS是由相位累加器counter和正弦波查找表這兩個模塊組成的，其中此設(shè)計中設(shè)計了sinrom和cosrom兩個查找表。DDS技術(shù)產(chǎn)生波形的過程是：基于奈奎斯特抽樣定理對需要產(chǎn)生的波形進(jìn)行采樣、量化后存入存儲器ROM中作為待產(chǎn)生信號波形的數(shù)據(jù)表；在需要輸出波

101、形時，從數(shù)據(jù)表中依次讀出數(shù)據(jù)，產(chǎn)生數(shù)字化信號，這個信號再通過D/A轉(zhuǎn)換器和濾波器后就變成了所需的模擬信號波形。這兩個模塊的具體設(shè)計方法步驟如下。</p><p>　　4.1.1 相位累加器</p><p>　　相位累加器由地址加法器和寄存器構(gòu)成。加法器完成加法，寄存器將加法器的結(jié)果加以保存作為下一次相加用。周而復(fù)始直到加法器出現(xiàn)溢出。在滿足性能的前提下為節(jié)省資源開銷，采用12位的頻率控制字

102、。</p><p>　　此處，選擇相位累加器的位數(shù)N=32，頻率控制字用fre_word表示。相位累加器以步長fre_word做累加，產(chǎn)生所需要的頻率控制數(shù)據(jù)；把得到的頻率控制數(shù)據(jù)作為地址對ROM存儲器進(jìn)行尋址。所以從32位的相位累加器結(jié)果中提取高12位作為ROM的查詢地址，由此而產(chǎn)生的誤差會對頻譜純度有影響，但是對波形的精度的影響是可以忽略的。相位累加器的實現(xiàn)程序見附錄一（a）。</p><

103、p>　　兩個模塊的結(jié)合原理圖如下圖4.2所示。</p><p>　　圖4.2 DDS原理圖</p><p>　　4.1.2 正弦查找表</p><p>　　數(shù)據(jù)存儲器(ROM)實質(zhì)是一個相位/幅度轉(zhuǎn)換電路，ROM中存儲二進(jìn)制碼表示所需合成信號的相位/幅度值，相位寄存器每尋址一次ROM，就輸出一個相對應(yīng)的信號相位/幅度值。將正、余弦波形的量化數(shù)據(jù)存儲于波形查詢

104、表ROM中，即可完成正、余弦波發(fā)生的功能。</p><p>　　根據(jù)，設(shè)置載波頻率控制字為200000000，基帶信號頻率控制字為200000，而時鐘頻率設(shè)為20MHz，又N=32，可知載波頻率為1M，基帶信號頻率為10K。具體步驟如下：</p><p>　　(1)借助Matlab，通過編寫.m文件（具體程序見附錄一（b））生成.mif文件的查找表；</p><p>

105、;　　(2)由QuartusII8.0軟件來定制ROM，并加載波形數(shù)據(jù)文件sinrom.mif和cosrom.mif。運用altara的IP核，定制加載到LPM ROM中即可得到所需的正弦查詢表ROM。其使用基本流程如下組圖。</p><p>　　(a)選擇“Tools”中的“MegaWizard Plug-In Manager…”如圖4.3所示。</p><p>　　圖4.3 IP核定

106、制</p><p>　　(b)點擊next，選擇Memory Complier中的ROM—1—PORT，器件類型選StratixII，所用語言選擇verilog HDL，并定義名稱sinrom，如圖4.4所示。</p><p>　　圖4.4 IP核功能類型選擇</p><p>　　(c)選擇輸出位數(shù)為12位，深度為4096；其他選擇默認(rèn)即可。如下圖4.5所示。&l

107、t;/p><p>　　圖4.5 位寬設(shè)置</p><p>　　余下步驟可以直接采用默認(rèn)選擇，直到“finish”即可，如此就完成了ROM的定制，余弦表cosrom.mif的定制亦是如此。</p><p>　　4.2 內(nèi)插濾波器設(shè)計</p><p>　　HB半帶濾波器和CIC濾波器統(tǒng)稱為內(nèi)插濾波器，主要用來對基帶信號進(jìn)行脈沖整形，提高信號數(shù)據(jù)速率

108、，以便與載波信號混頻。</p><p>　　4.2.1 HB半帶濾波器設(shè)計</p><p>　　由前面的理論知識分析可知，HB濾波器階數(shù)越低，相對帶寬越小，因此在此設(shè)計中，小插值率的情況下，應(yīng)盡可能采用高階的HB濾波器，以獲得盡可能大的信號帶寬。</p><p>　　HB濾波器設(shè)計我們選取窗函數(shù)法中的Kaiser方法。這種算法可以設(shè)計出與期望濾波器頻率相應(yīng)很吻合的濾