自適應(yīng)模數(shù)、數(shù)模轉(zhuǎn)換器的畢業(yè)設(shè)計(jì)

1、<p><b>　　畢業(yè)設(shè)計(jì)</b></p><p>　　自適應(yīng)模數(shù)/數(shù)模轉(zhuǎn)換器的設(shè)計(jì)</p><p>　　自適應(yīng)模數(shù)/數(shù)模轉(zhuǎn)換器的設(shè)計(jì)</p><p><b>　　摘　　要</b></p><p>　　隨著SOC和混合信號集成電路的發(fā)展，對于芯片中數(shù)字部分與模擬部分接口電路的研究顯得尤為

2、重要。在數(shù)字和模擬領(lǐng)域的接口研究中，數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的應(yīng)用不僅僅局限于聽覺通路——如麥克風(fēng)和擴(kuò)音器，視覺通路——如照相機(jī)和其他一些顯示設(shè)備，而且在有線或無線通道數(shù)據(jù)傳輸中也有很重要的用途。典型的如數(shù)據(jù)信號依據(jù)某種機(jī)制被調(diào)制到載波上，和載波一起在有線或無線的通道中傳輸，接收器接收到信號再進(jìn)行解調(diào)，可根據(jù)應(yīng)用和可行性的不同在數(shù)字或模擬領(lǐng)域中解調(diào)，其應(yīng)用之廣泛可見一斑。</p><p>　　在高速數(shù)據(jù)轉(zhuǎn)換電路中，

3、速度、精度、功耗和芯片面積是四個關(guān)鍵的性能指標(biāo)。它們之間并非獨(dú)立的，而是存在相互聯(lián)系、相互制約的辨證關(guān)系。任何設(shè)計(jì)都要根據(jù)具體的要求在這四個方面進(jìn)行折衷。</p><p>　　本文主要介紹了10位，100兆采樣速率的電流型數(shù)模轉(zhuǎn)換器的設(shè)計(jì)和仿真。本文設(shè)計(jì)的數(shù)模轉(zhuǎn)換器采用“6+2+2”的分割結(jié)構(gòu)——高6位和中間2位采用相互獨(dú)立的溫度計(jì)譯碼，低2位采用二進(jìn)制編碼。通過鎖存器產(chǎn)生同步的開關(guān)控制信號來控制核心轉(zhuǎn)換電路的開

4、關(guān)管，從而控制流經(jīng)輸出端負(fù)載電阻的電流總量，達(dá)到將輸入的數(shù)字信號轉(zhuǎn)換為輸出模擬電壓的目的。本文設(shè)計(jì)的數(shù)模轉(zhuǎn)換器的特點(diǎn)是采用了分段編碼的形式，使毛刺（glitch）誤差減小，成功地將最大毛刺（glitch）抖動能量控制在0.436pV i s。另外，電流源采用共源共柵的結(jié)構(gòu)提高了轉(zhuǎn)換精度。</p><p>　　關(guān)鍵詞: DAC；分割結(jié)構(gòu)；溫度計(jì)編碼；二進(jìn)制編碼；鎖存器</p><p>　　A

5、daptive modules/digital-to-analog converters design</p><p><b>　　ABSTRACT</b></p><p>　　With the development of SOC and mixed-signal circuits, the research on the interfaces between th

6、e digital and analog domains becomes more and more important. Within these interfaces,we find the analog-to-digital converter (ADC) and digital- to-analog converter(DAC). These data converters are not only used for conve

7、rsion of audio via microphone or loudspeakers, video via camera or display, into information that the computer or digital signal processor (DSP) can handle. The data converters are als</p><p>　　In high-speed

8、 data conversion circuit, speed, accuracy, power dissipation and chip area are four key performance specifications. They are not independent; instead, they are interrelated and limit each other. There is always a trade-o

9、ff among these four aspects.</p><p>　　This thesis mainly focuses on the design and simulation of the 10-bit 100MSample/s current-steering DAC. The DAC has a “6+2+2” segmented architecture first, the six most

10、 significant bits (MSB’s) are thermometer decoded; second, the intermediate two bits are also thermometer decoded, but independently from the MSB’s; third, the two least significant bits (LSB’s) are binary weighted. Latc

11、h is used to synchronize the switching control signals, and then control the current through the load. The segm</p><p>　　Key Words : DAC; Segmented Architecture; Thermometer decoded; Binary decoded; Glitch&l

12、t;/p><p><b>　　目　　錄</b></p><p><b>　　第一章　引言1</b></p><p>　　1.1研究的背景、方向和意義1</p><p>　　1.2 主要工作2</p><p>　　1.3 論文的組織結(jié)構(gòu)2</p><p

13、>　　第二章　數(shù)模轉(zhuǎn)換器的簡介3</p><p><b>　　2.1 概述3</b></p><p>　　2.2 DAC 工作原理3</p><p>　　2.3 DAC 中的基本概念3</p><p>　　2.4 DAC 中常用的編碼方式5</p><p>　　2.5 DAC 的各

14、種拓?fù)浣Y(jié)構(gòu)6</p><p>　　2.6 DAC 的電流型拓?fù)浣Y(jié)構(gòu)6</p><p>　　第三章　十位百兆換速率數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)11</p><p>　　3.1 10位100兆換速率數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)11</p><p>　　3.2 “6+2+2”分割結(jié)構(gòu)選擇的原則12</p><p>　　3.3 開關(guān)電路1

15、3</p><p>　　3.4 電流源陣列14</p><p>　　3.5 鎖存器（LATCH）16</p><p>　　3.6 數(shù)字譯碼電路18</p><p>　　3.7 偏置電路20</p><p>　　3.8 時鐘緩存器25</p><p>　　第四章　DAC的設(shè)計(jì)和仿真27

16、</p><p>　　4.1 整體電路框架27</p><p>　　4.2 數(shù)字部分（譯碼電路和選通電路）27</p><p>　　4.3 LATCH 的仿真28</p><p>　　4.4 整體仿真30</p><p>　　第五章　DAC設(shè)計(jì)的分析討論40</p><p>　　5.1

17、 與DAC動態(tài)性能相關(guān)的因素40</p><p>　　5.2 動態(tài)性能的改善方法41</p><p>　　第六章　DAC 芯片的版圖設(shè)計(jì)42</p><p>　　6.1 版圖布局的考慮42</p><p>　　6.2 版圖的整體框架44</p><p>　　6.3 具體的版圖設(shè)計(jì)和優(yōu)化方法45</p&

18、gt;<p>　　6.4 DAC 的整體版圖52</p><p>　　6.5 DAC 的后仿真52</p><p>　　第七章　結(jié)束語55</p><p><b>　　參考文獻(xiàn)56</b></p><p><b>　　致　　謝57</b></p><p&g

19、t;<b>　　第一章　引言</b></p><p>　　研究的背景、方向和意義</p><p>　　今天，電子產(chǎn)品在人們的生活中扮演著舉足輕重的角色。電視機(jī)、電腦、網(wǎng)絡(luò)、無線通信設(shè)備等電子工具，給人們帶來了豐富多彩的娛樂享受，而采用電子系統(tǒng)控制的新一代家電，如冰箱、空調(diào)、電飯鍋、汽車等使我們的生活更加便利。這些現(xiàn)代電子設(shè)備多采用數(shù)字電路的方式來實(shí)現(xiàn)，但我們生活的自然

20、界卻是模擬的，對于我們——自然界中的人類來說，感知外界的方式也是模擬的。因此，這些電子系統(tǒng)需要把外部的模擬信號采集進(jìn)來，并把它轉(zhuǎn)換成數(shù)字信號，然后通過DSP或CPU等數(shù)字信號處理器，對其進(jìn)行處理，最終得到的結(jié)果往往需要再變回到模擬形式，以便控制各種機(jī)電設(shè)備，或作為各種家電設(shè)備的輸出，來滿足人們視聽的享受。這種把模擬數(shù)據(jù)采集進(jìn)來并轉(zhuǎn)換成數(shù)字?jǐn)?shù)據(jù)，或把數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn)換成模擬數(shù)據(jù)的功能是通過模數(shù)和數(shù)模轉(zhuǎn)換器實(shí)現(xiàn)的。模數(shù)和數(shù)模轉(zhuǎn)換器作為數(shù)字信號和模

21、擬信號的接口如圖1.1所示。</p><p>　　圖1.1 模數(shù)和數(shù)模轉(zhuǎn)換器作為數(shù)字和模擬信號的接口</p><p>　　Fig. 1.1 Adc and dac as digital and analog interface</p><p>　　目前，可內(nèi)嵌的高速、高精度、低功耗數(shù)據(jù)轉(zhuǎn)換器成為模擬集成電路領(lǐng)域中的研究熱點(diǎn)。其原因是，1、與模擬信號相比，數(shù)字信號具有

22、便于存儲、轉(zhuǎn)移、保真度和可靠性高等優(yōu)點(diǎn)，因此，在過去的20年，各國的研究機(jī)構(gòu)對數(shù)字技術(shù)的發(fā)展非常重視，另外，隨著CMOS工藝水平的長足進(jìn)步和數(shù)字系統(tǒng)設(shè)計(jì)軟件的日趨成熟，使數(shù)字系統(tǒng)無論是在處理能力還是處理速度上都取得了飛速的發(fā)展。相對而言，模擬和數(shù)模接口電路的設(shè)計(jì)在過去的幾十年沒有得到足夠的重視，加之模擬設(shè)計(jì)軟件也不夠成熟，使模擬尤其是數(shù)模接口電路的發(fā)展落后于數(shù)字電路的發(fā)展，因此，在一些包括數(shù)模接口的電子系統(tǒng)，象數(shù)字視頻系統(tǒng)和數(shù)字通信系統(tǒng)

23、中，接口電路的性能（如速度、精度）成為限制整個系統(tǒng)性能的瓶頸；2、由于靠電池供電的便攜式設(shè)備日益普及，也要求在達(dá)到高速、高精度的前提下，消耗盡可能小的功耗，以維持較長的待機(jī)時間；3、隨著單片系統(tǒng)集成的快速發(fā)展，要求接口電路和數(shù)字系統(tǒng)集成在一塊芯片上，這對降低成本、提高性能具有很重要的意義。</p><p>　　從上面的介紹可以看到，目前發(fā)達(dá)國家對高速數(shù)據(jù)轉(zhuǎn)換電路的研究開發(fā)已經(jīng)達(dá)到了很高的水平，由于各種原因，我國在

24、這方面的研發(fā)水平與國外相比還十分落后，這嚴(yán)重限制了我國在集成電路設(shè)計(jì)尤其是系統(tǒng)集成方面的發(fā)展。為了縮短與國外先進(jìn)水平之間的差距，我們急需加強(qiáng)在這個領(lǐng)域的研究。本文以高速、高精度數(shù)模轉(zhuǎn)換器的設(shè)計(jì)為研究方向，學(xué)習(xí)了高速數(shù)據(jù)轉(zhuǎn)換電路的設(shè)計(jì)理論和設(shè)計(jì)方法，希望這些學(xué)習(xí)經(jīng)驗(yàn)對自己以后的研究生活能夠有一定的幫助。</p><p><b>　　1.2 主要工作</b></p><p&g

25、t;　　在本文工作期間，我查閱了大量有關(guān)數(shù)據(jù)轉(zhuǎn)換方面的資料，較系統(tǒng)地研究了各種數(shù)據(jù)轉(zhuǎn)換器的結(jié)構(gòu)和性能，并在周成華老師的指導(dǎo)下，設(shè)計(jì)了一個10位，100兆采樣速率的數(shù)模轉(zhuǎn)換器。</p><p>　　為了使電路達(dá)到最優(yōu)的性能，我在設(shè)計(jì)仿真期間，又查閱了許多相關(guān)的資料，并與指導(dǎo)老師進(jìn)行了一些討論。</p><p>　　數(shù)模轉(zhuǎn)換器的性能對版圖的依賴性比較強(qiáng)，對于本文設(shè)計(jì)的 10 位，100 兆采樣

26、速率的數(shù)模轉(zhuǎn)換器的版圖設(shè)計(jì)。</p><p>　　1.3 論文的組織結(jié)構(gòu)</p><p>　　本文主要介紹數(shù)模轉(zhuǎn)換器的設(shè)計(jì)。論文的結(jié)構(gòu)安排大致如下：</p><p>　　第二章簡單介紹數(shù)模轉(zhuǎn)換器的工作原理、一些基本概念和幾種常用的拓?fù)浣Y(jié)構(gòu)；</p><p>　　第三章主要介紹本文設(shè)計(jì)所采用的結(jié)構(gòu)和具體的實(shí)現(xiàn)方法；</p><

27、;p>　　第四章詳細(xì)敘述10位，100兆采樣速率電流型數(shù)模轉(zhuǎn)換器的設(shè)計(jì)和仿真過程；</p><p>　　第五章主要是根據(jù)仿真結(jié)果進(jìn)行分析和討論；</p><p>　　第六章主要介紹芯片的版圖設(shè)計(jì)。</p><p>　　第二章　數(shù)模轉(zhuǎn)換器的簡介</p><p><b>　　2.1 概述</b></p>

28、<p>　　數(shù)模轉(zhuǎn)換器(Digital－to－Analog Converter，以下簡稱DAC)就是將數(shù)字信號轉(zhuǎn)換成模擬信號的電路,數(shù)模轉(zhuǎn)換器的模擬輸出包括電壓輸出和電流輸出。轉(zhuǎn)換的過程有很多種實(shí)現(xiàn)方式，分別適用于各種不同的場合。在本章我們將闡述數(shù)模轉(zhuǎn)換器的工作原理和基本概念，然后再介紹實(shí)現(xiàn)數(shù)模轉(zhuǎn)換器的各種拓?fù)浣Y(jié)構(gòu)，并分析比較它們的特點(diǎn)。</p><p>　　2.2 DAC 工作原理</p>

29、<p>　　DAC的工作原理可以用圖2.1所示的框圖表示。其中各模塊的功能介紹如下：</p><p>　　1.Digital Processing（數(shù)字信號處理模塊）：</p><p>　　主要對輸入的數(shù)字信號進(jìn)行預(yù)處理，將信號轉(zhuǎn)換成為一種更容易被D/A Interface</p><p><b>　　處理的信號形式；</b>&l

30、t;/p><p>　　2.D/A Interface（數(shù)/模接口模塊）：</p><p>　　這是DAC的核心電路，經(jīng)過這個模塊后輸出的就是模擬信號，對于該模塊將在后</p><p><b>　　面詳細(xì)介紹；</b></p><p>　　3.Reconstruction Filter（重建濾波器）：</p>&

31、lt;p>　　該濾波器主要是對上個模塊得到的模擬信號進(jìn)行處理，得到需要的有用的模擬信號。</p><p>　　圖2.1 DAC的工作原理框圖 圖2.2 理想的N位分辨率DAC</p><p>　　Fig. 2.1 The working principle of DAC block diagram Fig. 2.2 The i

32、deal N a resolution DAC</p><p>　　2.3 DAC 中的基本概念</p><p>　　理想的N位分辨率DAC如圖2.2所示。 Bin 為N位數(shù)字輸入數(shù)據(jù)，假設(shè)采用二進(jìn)制形式，即：</p><p>　　b ii ( i=0,1, …N ?1) 為1或者0。我們定義 bN?1 為最高位(MSB)，定義 b0為最低位(LSB)。對于一個給定

33、的數(shù)字 Bin ，模擬電平輸出為：</p><p>　　下面簡要介紹DAC中通用的術(shù)語。</p><p>　　分辨率，DAC中的分辨率定義為在不同的輸入數(shù)字碼值下所有可能輸出的模擬電平的個數(shù)，N位分辨率意味著DAC能產(chǎn)生 2N?1個不同的模擬電平，一般情況下它就指輸入數(shù)字碼的位數(shù)。</p><p>　　失調(diào)和增益誤差，失調(diào)定義為當(dāng)輸入0碼值時實(shí)際輸出的模擬信號的值，

34、增益誤差定義為當(dāng)扣除失調(diào)后理想的滿量程輸出的值和實(shí)際輸出的值的差，如圖2.3所示。</p><p>　　精度，DAC中的精度分為絕對精度和相對精度。絕對精度定義為理想輸出和實(shí)際輸出之間的差，包括各種失調(diào)和非線性誤差在內(nèi)。相對精度定義為最大積分非線性誤差(下面將講述這個概念)。精度表示為滿量程的比例，用有效位數(shù)來表示。例如8-bit 精度表示DAC的誤差小于DAC輸出滿量程的1 28。注意精度這個概念和分辨率不相

35、關(guān)。一個12-bit分辨率的DAC可能精度只有10-bit；而一個10-bit分辨率的DAC可能有12-bit的精度。精度大于分辨率意味著DAC的傳輸響應(yīng)能夠被比較精確地控制。</p><p>　　積分線性誤差(INL－Integral Nonlinearity)，當(dāng)除去失調(diào)和增益誤差后，積分線性誤差就定義為實(shí)際輸出傳輸特性曲線對理想傳輸特性曲線(一條直線)的偏離。如圖2.4所示。</p><

36、p>　　微分線性誤差(DNL－Differential Nonlinearity)，在理想的DAC中，每次模擬輸出變化最小為1LSB，微分線性誤差定義為每次模擬輸出變化最小時對1LSB的偏離(將增益誤差和失調(diào)除外)。我們定義的DNL是對每個數(shù)字輸入碼值而言的，有時也有用最大的DNL來定義整個DAC的DNL。理想的DAC對于每個數(shù)字輸入其微分線性誤差均為0，而一個具有最大DNL為0.5LSB的DAC的每次最小變化輸出在0.5LSB到

37、1.5LSB之間。如圖2.4所示。</p><p>　　圖2.3 DAC的失調(diào)和增益誤差 圖2.4 DAC的積分和微分線性誤差</p><p>　　Fig. 2.3 DAC disorder and gain error Fig. 2.4 DAC points and differential linear error</p>&l

38、t;p>　　抖動能量（Glitch Impulse Area），輸入信號變化以后在輸出端出現(xiàn)的抖動下的最大面積。</p><p>　　建立時間（Settling Time） ，在最終值的一個特定的誤差范圍之內(nèi)，輸出經(jīng)歷滿幅轉(zhuǎn)換所需要的時間。 </p><p>　　單調(diào)性，一個單調(diào)的DAC指隨著輸入數(shù)字碼值增加輸出模擬電平一直增加DAC。如果最大的DNL控制在0.5LSB以內(nèi)，那么DA

39、C的單調(diào)性自然能得到保證。</p><p>　　偽動態(tài)范圍（SFDR） ，SFDR就是Spurious Free Dynamic Range，即無噪聲和諧波的動態(tài)范圍。噪聲和諧波都稱為偽信號（Spurious）。</p><p>　　DAC系統(tǒng)中有兩個重要的動態(tài)參數(shù)：線性度和噪聲性能。一般來說，系統(tǒng)線性度的性能制約了系統(tǒng)內(nèi)最大的有用信號，而系統(tǒng)的噪聲性能制約著系統(tǒng)的最小有用信號，將二者結(jié)合

40、起來，我們就得到了系統(tǒng)的動態(tài)范圍。</p><p>　　2.4 DAC 中常用的編碼方式</p><p>　　輸入的數(shù)字信號可以轉(zhuǎn)換成不同的編碼形式，常用的有Decimal,Binary ，Thermometer和1-of-n,如表2.1所示。</p><p>　　表2.1 DAC常用的編碼形式</p><p>　　Table 2.1 DAC

41、 common forms</p><p>　　其中Binary 和Thermometer更為常用,且能用較簡單的方法進(jìn)行轉(zhuǎn)換。</p><p>　　Binary編碼是一種比較直觀的編碼方式。Binary編碼的數(shù)模轉(zhuǎn)換器實(shí)際上就是由輸入的N位數(shù)字信號直接控制相對應(yīng)的模擬量，然后相加輸出。而Thermometer編碼的數(shù)模轉(zhuǎn)換器則是先將輸入N位轉(zhuǎn)換成 2N?1位數(shù)據(jù)，然后由這 2N?1位數(shù)

42、字信號來控制模擬量到輸出，使輸出的模擬信號等量地線性增加。 </p><p>　　由于Binary和Thermometer編碼對glitch、面積等指標(biāo)有不同的影響，綜合考慮這幾個指標(biāo)后，現(xiàn)在對很多分辨率在8位以上的DAC來說，采用的都是分段編碼，也就是說高幾位采Thermometer編碼，低幾位采用Binary編碼。具體原因?qū)⒃谙旅骊U述。</p><p>　　2.5 DAC 的各種拓?fù)浣Y(jié)

43、構(gòu)</p><p><b>　　1.電阻型</b></p><p>　　結(jié)構(gòu)如圖2.5所示。圖2.5所示的是一個R-2R階梯網(wǎng)絡(luò)型的轉(zhuǎn)換器。其優(yōu)點(diǎn)在于能實(shí)現(xiàn)很好的線性度,由于所有的電流源都是等值的，我們可以用特殊的附加技術(shù)使它們間誤差較小,與電阻分壓相比其結(jié)構(gòu)簡單得多。缺點(diǎn)是電阻總是非線性的，還包含著和信號有關(guān)的寄生電容,要做到完全匹配較難。同時速度受到輸出緩沖器的限

44、制，速度做不到很高。</p><p><b>　　2.電容型</b></p><p>　　結(jié)構(gòu)如圖2.6所示。最高位的電容 CN是最低位電容 C1的 2N?1 倍。優(yōu)點(diǎn)是功耗較小，匹配精度比電阻高。主要的限制因素是電容的不匹配，開關(guān)的導(dǎo)通電阻，較大RC延遲以及放大器有限帶寬對DAC速度的影響。電荷分配型DAC的一個主要缺點(diǎn)是CMOS工藝中的電容實(shí)現(xiàn)起來要占很大的芯片面

45、積。最后由于CMOS工藝中的電容本質(zhì)是非線性的，總的DAC的線性度將受到抑制。適用于中寬帶高精度。</p><p>　　圖2.5 電阻型DAC的結(jié)構(gòu)圖 圖2.6 電容型DAC的結(jié)構(gòu)圖</p><p>　　Fig. 2.5 The structure of DAC resistance Fig. 2.6 The struc

46、ture of DAC capacitance</p><p><b>　　3.電流型</b></p><p>　　結(jié)構(gòu)如圖2.7所示。其優(yōu)點(diǎn)是當(dāng)精度小于10位時能將面積做得很小，速度不受放大器帶寬和較大RC延遲的限制，可達(dá)到很高的速度，由于所有的電流都直接流向輸出端，所以能量的使用效率很高,且容易實(shí)現(xiàn)。缺點(diǎn)是對器件不匹配性的敏感和有限的電流源輸出阻抗。適合高速寬帶的

47、要求。</p><p>　　輸出時也可以不采用運(yùn)算放大器，直接利用負(fù)載電阻將電流轉(zhuǎn)換成電壓輸出，如圖2.8所示。這種形式使得DAC的速率可以不受運(yùn)放帶寬的限制。</p><p>　　2.6 DAC 的電流型拓?fù)浣Y(jié)構(gòu)</p><p>　　上面簡單的給出了電阻型、電容型和電流型DAC的拓?fù)浣Y(jié)構(gòu)，并簡單的分析了它們的優(yōu)缺點(diǎn)?？紤]到本文的要求是設(shè)計(jì)一個高速的DAC，所以設(shè)計(jì)

48、時采用的是電流型的結(jié)構(gòu)。在此對電流型的結(jié)構(gòu)進(jìn)行較詳細(xì)的介紹。</p><p>　　電流型的結(jié)構(gòu)可以細(xì)分為電流分配型和電流驅(qū)動型。</p><p>　　電流分配型DAC通過將一個給定的參考電流源分配在幾個晶體管中，然后再選中</p><p>　　其中一些作為輸出來實(shí)現(xiàn)轉(zhuǎn)換。結(jié)構(gòu)如圖2.9所示。</p><p>　　圖2.7 電流型DAC的結(jié)構(gòu)圖

49、 圖2.8 輸出直接利用負(fù)載電阻進(jìn)行轉(zhuǎn)換</p><p>　　Fig. 2.7 The structure of DAC capacitance Fig. 2.8 Output using directly load resistance</p><p>　　圖2.9 電流分配型DAC的結(jié)構(gòu)圖</p><p>　　Fig. 2.9

50、Current FenPeiXing DAC of structure</p><p>　　這種結(jié)構(gòu)有兩個主要的缺點(diǎn)。首先在 IREF和電源之間的電流分配晶體管的存在使輸出電壓的動態(tài)范圍下降，這在低工作電壓情況下實(shí)現(xiàn)起來會很困難。其次，由于 IREF是所有電流分配晶體管中流過的電流的總和，所以實(shí)現(xiàn) IREF的管子的尺寸會很大。由于以上這些缺點(diǎn)，這種結(jié)構(gòu)現(xiàn)在也較少地采用。</p><p>　

51、　電流驅(qū)動DAC是目前高速DAC中的主流結(jié)構(gòu)。它與電流分配型DAC結(jié)構(gòu)的區(qū)別在于前者是拷貝型參考電流源得到輸出而后者是分配參考電流源得到輸出。電流驅(qū)動型DAC中最常用的有三種結(jié)構(gòu)：二進(jìn)制編碼型DAC，溫度計(jì)編碼型DAC和分段編碼型DAC。三種結(jié)構(gòu)各有其優(yōu)缺點(diǎn)。</p><p>　　這里以一個3位的DAC為例，給出其電流驅(qū)動型的三種結(jié)構(gòu)：</p><p>　　a. 二進(jìn)制編碼電流驅(qū)動型結(jié)構(gòu)—

52、—如圖2.10所示。 </p><p>　　b. 溫度計(jì)編碼電流驅(qū)動型結(jié)構(gòu)——如圖2.11所示。 </p><p>　　c. 分段編碼的電流驅(qū)動型結(jié)構(gòu)——如圖2.12所示。 </p><p>　　三種電流驅(qū)動型結(jié)構(gòu)的比較：</p><p>　　下面本文將就這三種結(jié)構(gòu)的優(yōu)缺點(diǎn)進(jìn)行探討，比較的方面主要集中在兩點(diǎn)：芯片面積和線性度。為了比較三種結(jié)構(gòu)

53、的線性度，我們首先介紹一個DAC中廣泛引用的概念：毛刺（glitch）。</p><p>　　圖2.10 二進(jìn)制編碼電流型DAC結(jié)構(gòu)圖 圖2.12 分段編碼電流型DAC結(jié)構(gòu)圖</p><p>　　Fig. 2.10 Binary coding current-mode DAC structure Fig. 2.12 Binary coding curren

54、t-mode DAC </p><p>　　圖2.11 溫度計(jì)編碼電流型DAC結(jié)構(gòu)圖</p><p>　　Fig. 2.11 The thermometer coding current-mode DAC structure</p><p>　　glitch是DAC高速工作時精度的主要制約因素，它是由于控制電流源的開關(guān)的工作延時不同而引起的，如圖2.13所示，電流源

55、 I1和 I 2 開關(guān)時刻的不同步，導(dǎo)致了輸出出現(xiàn)短時波形變化(glitch)。</p><p>　　在溫度計(jì)編碼型DAC中，所有的電流源都相同，這樣總共需要 2N?1個電流源。當(dāng)溫度計(jì)編碼輸出每變化1LSB時，電流源陣列中就有一個電流源打開或者關(guān)斷，故它的單調(diào)性是自然得到保證的。在數(shù)字碼處在整個輸入范圍的中間變化時，電流源陣列中變化的電流源依然只有一個。而對于二進(jìn)制編碼DAC來說，情況就完全不一樣了：當(dāng)數(shù)字碼在

56、整個輸入范圍的中間變化時，MSB和其它位的變化方向相反(例如二進(jìn)制011到100轉(zhuǎn)換，對應(yīng)十進(jìn)制值3到4的轉(zhuǎn)換)，這時輸出變化的幅度最大，往往會超過1LSB，這樣會帶來很大的短時波形變化(glitch)，所以在單調(diào)性要求很高的場合，溫度計(jì)編碼的優(yōu)越性遠(yuǎn)遠(yuǎn)大于二進(jìn)制編碼。</p><p>　　溫度計(jì)編碼DAC較二進(jìn)制編碼DAC的另一個優(yōu)越性體現(xiàn)在對器件的匹配要求上。對溫度計(jì)編碼DAC而言，如果DAC的電流源單元不匹

57、配程度在50%以內(nèi)，則整個系統(tǒng)的DNL從理論上還是可以控制在0.5LSB以內(nèi)的，而對于二進(jìn)制編碼DAC而言，在中間碼值情況最壞。</p><p>　　溫度計(jì)編碼的第三個優(yōu)越之處體現(xiàn)在glitch對整個DAC的線性度性能并無影響。每次轉(zhuǎn)換發(fā)生時，總的glitch的大小與轉(zhuǎn)換的開關(guān)個數(shù)成正比。當(dāng)輸出變化幅度較小時(例如1LSB)，glitch很小；當(dāng)輸出變化幅度較大時(例如4LSB)，glitch大一些。如圖2.14

58、所示。</p><p>　　然而由于轉(zhuǎn)換的開關(guān)的個數(shù)與信號的變化幅度成正比，總的glitch的大小就正比于輸出信號變化的幅度。所以對于溫度計(jì)編碼DAC而言，glitch與輸出的模擬信號的線性度無關(guān)。</p><p>　　圖2.13 開關(guān)工作延時不同引起glitch</p><p>　　Fig. 2.13 Switch time delay caused by dif

59、ferent work glitch</p><p>　　圖2.14 輸出變化1LSB和4LSB時glitch的比較</p><p>　　Fig. 2. 14 And when 1LSB output variation 4LSB glitch</p><p>　　下面本文對電流驅(qū)動型DAC的三種實(shí)現(xiàn)方式的芯片面積和精度的關(guān)系做一下分析，這里本文引用文獻(xiàn)[3]的分析

60、結(jié)果，如表2.2所示。從表中我們可以看出，對于兩種拓?fù)浣Y(jié)構(gòu)INL均相同，而對于DNL則有區(qū)別，二進(jìn)制編碼DAC明顯要差于溫度編碼DAC。我們還可以看出，兩種結(jié)構(gòu)達(dá)到同樣的INL需要相同的芯片面積(為簡單起見，我們僅計(jì)算模擬部分面積而忽略數(shù)字譯碼部分面積)；而為了達(dá)到相同的DNL，二進(jìn)制編碼DAC需要的模擬部分面積為溫度計(jì)編碼DAC的模擬部分面積的1024倍。</p><p>　　關(guān)于DNL，對三種編碼進(jìn)行比較[7

61、]：</p><p>　　設(shè)每個單一電流源的標(biāo)準(zhǔn)差是 σ ( ) ,臺階差是σ ?( ), σ ?( )是對DNL的一個很好的近似。</p><p>　　1.二進(jìn)制編碼DAC</p><p>　　二進(jìn)制編碼DAC具有較大的glitch能量和較大的DNL。在這種結(jié)構(gòu)中，最壞情形發(fā)生在半滿量程碼值輸入時，此時MSB(相當(dāng)于 2N?1 個單位電流源)打開而其它的電流源(相

62、當(dāng)于 2N?1 ?1個單位電流源)關(guān)斷，于是輸出變化的方差為: </p><p>　　2.溫度設(shè)計(jì)碼DAC</p><p>　　這種結(jié)構(gòu)有較小的DNL誤差和較小的動態(tài)開關(guān)誤差，因?yàn)檫@種編碼每次只有一位從0變化為1，采用類似的方法得到：</p><p>　　上式看出溫度計(jì)編碼結(jié)構(gòu)的DNL誤差要明顯小于二進(jìn)制編碼結(jié)構(gòu)。</p><p>　　表2.

63、2 電流型DAC二進(jìn)制和溫度計(jì)編碼的比較</p><p>　　Table 2.2 The current model DAC binary comparison of coding and thermometer</p><p>　　3.分割結(jié)構(gòu)——分段編碼DAC</p><p>　　假定分段編碼DAC中低B位采用二進(jìn)制編碼，高(N-B)位采用溫度計(jì)編碼，則仿照前面

64、的討論，可知：</p><p>　　從上面的分析中我們可以看出，對于DNL和glitch而言，溫度計(jì)編碼DAC性能最優(yōu)，分段編碼次之，二進(jìn)制編碼最差。實(shí)際設(shè)計(jì)中，除了考慮這兩方面因素外還要考慮芯片面積這個因素，可結(jié)合設(shè)計(jì)的實(shí)際要求來選擇結(jié)構(gòu)。</p><p>　　第三章　十位百兆換速率數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)</p><p>　　本章在第二章分析的基礎(chǔ)上，綜合考慮前面提到的

65、各項(xiàng)指標(biāo)，設(shè)計(jì)完成了一個10位，100兆轉(zhuǎn)換速率，分段編碼的數(shù)模轉(zhuǎn)換器（DAC）。</p><p>　　3.1 10位100兆換速率數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)</p><p>　　在上章結(jié)束的時候，我們分析得到對于分辨率較高的DAC，采用分段編碼結(jié)構(gòu)能兼顧芯片面積和精度這兩方面的因素。所以本文設(shè)計(jì)采用的就是分段編碼的形式。</p><p>　　分割結(jié)構(gòu)采用“6+2+2”的形式

66、，具體是高6位轉(zhuǎn)換成溫度計(jì)編碼，中間2位也采用溫度計(jì)編碼，這兩種溫度計(jì)編碼是相互獨(dú)立的，低2位采用的是二進(jìn)制編碼的形式。</p><p>　　圖3.1為本文設(shè)計(jì)的DAC高6位的結(jié)構(gòu)圖，它包括電流源陣列、Latch陣列、譯碼電路(包括行譯碼電路和列譯碼電路)、選通電路、時鐘緩沖器、輸入寄存器，另外DAC中還包括電流源的偏置電路（在圖中未標(biāo)明）等部分。對于低4位部分，與此大致相同，不過譯碼和電流源陣列要簡單得多。&

67、lt;/p><p>　　下面我們對每個模塊進(jìn)行分析和設(shè)計(jì)，并給出仿真的結(jié)果。</p><p>　　圖3.1 10位100兆采樣速率DAC的結(jié)構(gòu)圖</p><p>　　Fig. 3.1 10 and 100 trillion sampling rate of DAC structure</p><p>　　3.2 “6+2+2”分割結(jié)構(gòu)選擇的原則&

68、lt;/p><p>　　在上一章末，已經(jīng)給出了二進(jìn)制編碼，溫度計(jì)編碼和分段編碼的比較，文獻(xiàn)[2]中給出了三種編碼的比較如圖 3.2 所示。很明顯，分段編碼兼具了溫度計(jì)編碼和二進(jìn)制編碼的優(yōu)點(diǎn)，所以本文設(shè)計(jì)采用的是分段編碼。文獻(xiàn)[3]中給出了分段編碼的劃分比例與 DAC的性能（DNL、INL、面積）的關(guān)系圖，如圖 3.3 所示。圖中的粗實(shí)線表示模擬部分的面積與劃分比例的關(guān)系，水平位置的面積最小，文獻(xiàn)[3]中分析仿真得知

69、INL 僅與模擬部分的面積有關(guān)，而劃分比例越大，DNL 越小，但是一般情況下，系統(tǒng)對于 INL 的要求比 DNL 要松，所以選擇最優(yōu)位置在水平線的末端，劃分比例約為 80％，也就是“8+2”分割結(jié)構(gòu)。文獻(xiàn)[3]中還指出隨著劃分比例的增加，總諧波失真（THD）和 glitch 的能量會減小，如圖 3.4 所示。</p><p>　　圖 3.2 三種編碼的比較</p><p>　　Fig.3.

70、2 Three kinds of coding</p><p>　　圖 3.3 INL、DNL 和面積與劃分比例的關(guān)系</p><p>　　Fig. 3.3 INL DNL and area, and differentiate proportional relations</p><p>　　圖 3.4 THD 和 glitch 能量與劃分比例的關(guān)系</p&

71、gt;<p>　　Fig. 3.4 THD glitch and energy and differentiate proportional relations</p><p>　　但是采用“8+2”結(jié)構(gòu)時，有 4 個行信號和 4 個列信號，譯碼電路比較復(fù)雜，占用芯片的面積增加，而采用“6+2+2”結(jié)構(gòu)，高 8 位仍為溫度計(jì)編碼，但是由于采用的是相互獨(dú)立的溫度計(jì)編碼，譯碼電路簡單，面積減小，而且把高

72、 6 位分為 4 個象限時，每個象限中的 64 個單元只使用了 63 個，這樣多余的 4 個單元剛好給中間 2 位的溫度計(jì)編碼使用，不需要增加額外的單元，無需多余的硬件消耗。</p><p><b>　　3.3 開關(guān)電路</b></p><p>　　與電流源電路一樣，開關(guān)電路的設(shè)計(jì)也是多樣化的。設(shè)計(jì)時主要考慮兩個因素——導(dǎo)通電阻和時鐘饋通（clock feedthro

73、ugh）。設(shè)計(jì)時，應(yīng)該盡可能地減小導(dǎo)通電阻和開關(guān)引入的時鐘饋通。在調(diào)節(jié)時，這兩者之間存在一個折中（tradeoff）處理。</p><p><b>　　導(dǎo)通電阻</b></p><p>　　導(dǎo)通電阻必須比較低，這樣才能降低開關(guān)管的電壓降。所以在采用單個晶體管做開關(guān)管的時候，管子的寬長比應(yīng)該設(shè)置得比較大。</p><p><b>　　時

74、鐘饋通</b></p><p>　　由于開關(guān)上的電容耦合作用，時鐘信號將會影響輸出的模擬信號。時鐘饋通會引起總諧波失真，反映在電路的輸出波形上同樣是造成毛刺的存在。</p><p>　　盡可能減小開關(guān)引入的時鐘饋通，這主要通過在保證電流切換速度的前提下，盡可能減小W/L來實(shí)現(xiàn)。因?yàn)檫@樣可以有效地降低寄生電容，從而起到降低時鐘饋通的作用。但是必須注意開關(guān)管尺寸的減小又會引起導(dǎo)通電

75、阻的上升，導(dǎo)通電阻升高引起開關(guān)管壓降升高，影響DAC電流源的線性度。因此開關(guān)管的尺寸也不能取得太小，要綜合考慮兩個因素。</p><p>　　本文設(shè)計(jì)采用的是PMOS開關(guān)管，如圖3.5所示。</p><p>　　圖3.5 PMOS開關(guān)管</p><p>　　Fig. 3.5 PMOS switch tube</p><p><b>

76、;　　3.4 電流源陣列</b></p><p>　　電流源陣列是由電流源單元按照一定的形式組成的陣列，其基本單元是單個的</p><p>　　電流源，下面主要介紹電流源單元的設(shè)計(jì)。</p><p>　　電流源單元的設(shè)計(jì)可以有很多種不同的形式，可以設(shè)計(jì)成NMOS的，也可以設(shè)計(jì)成PMOS的，可以是共源共柵結(jié)構(gòu)（cascode）的，也可以是單個晶體管的。本文

77、設(shè)計(jì)采用的是如圖3.6所示的PMOS共源共柵結(jié)構(gòu)的電流源。</p><p>　　采用這種形式的電流源主要是考慮了以下幾點(diǎn)：</p><p>　　(1) 由于PMOS的空穴遷移率比較低，所以采用PMOS電流源有較低的噪聲；</p><p>　　(2) 出于對輸出阻抗的考慮，選取了共源共柵的電流源結(jié)構(gòu)，這主要有以下三點(diǎn)原因；</p><p>&l

78、t;b>　　a. SFDR性能</b></p><p>　　文獻(xiàn)[8]中給出的SFDR與輸出阻抗的關(guān)系如圖3.7所示，從圖上很明顯可以看出隨著輸出阻抗的增加，SFDR特性越好；</p><p>　　b.文獻(xiàn)[2]指出輸出阻抗高可以得到較好的INL，這是因?yàn)椋╖ imp是由開關(guān)管的漏端看進(jìn)去的阻抗，它與電流源的輸出阻抗有關(guān)系）；</p><p>　　

79、圖3.6 PMOS電流源單元</p><p>　　Fig. 3.6 PMOS current source unit</p><p>　　圖3.7 SFDR與輸出阻抗的關(guān)系</p><p>　　Fig. 3.7 SFDR and output impedance</p><p>　　c.由a，b的分析知道，輸出阻抗應(yīng)該設(shè)計(jì)得比較高，這也就是我

80、們采用共源共柵電流源結(jié)構(gòu)的原因。如果采用單個PMOS構(gòu)成的電流源，如圖3.8所示，得到如圖3.9所示的輸出阻抗特性。很明顯，尾電容（Ctail）降低了高頻時候的輸出阻抗。當(dāng)采用共源共柵結(jié)構(gòu)的電流源時，如圖3.10所示，得到的輸出阻抗的特性如圖3.11所示。對比圖3.9和圖3.11，共源共柵的電流源不僅提高了低頻時的輸出阻抗，而且擴(kuò)展了頻率范圍，也就是說在比較高的頻率時，輸出阻抗的值仍然足夠高。</p><p>　

81、　(3) 共源共柵結(jié)構(gòu)具有一定的隔離作用，圖3.6中 M 2 的存在使得 M1的漏端電壓變化減小，從而減小了溝道長度調(diào)制效應(yīng)。</p><p>　　圖3.8 單管電流源 圖3.9 圖3.8對應(yīng)的輸出阻抗</p><p>　　Fig. 3.8 Single pipe current source Fig. 3.9

82、Figure 3.8 corresponding output impedance</p><p>　　圖3.10 Cascode電流源 圖3.11 圖3.10對應(yīng)的輸出阻抗</p><p>　　Fig. 3.10 Cascode current source Fig. 3.11 Corresponding output i

83、mpedance 3.10 diagram</p><p>　　3.5 鎖存器（LATCH）</p><p>　　開關(guān)控制信號的不同步是導(dǎo)致glitch的主要原因。在輸入信號頻率較高時，控制信號的不同步將大大制約整個系統(tǒng)的線性度，從而使DAC的有效精度大大下降。為了得到較好的線性度，要么將譯碼電路(包括版圖設(shè)計(jì))的延時差別設(shè)計(jì)得足夠小，要么考慮增加新的電路結(jié)構(gòu)來實(shí)現(xiàn)同步，而前者在實(shí)際設(shè)計(jì)中

84、很難把握，所以采用后者來實(shí)現(xiàn)，Latch就是為了實(shí)現(xiàn)同步增加的電路。</p><p>　　Latch具體的作用如下：</p><p>　　首先，它自動解決輸入信號的同步性問題。其次，因?yàn)殡娏髟淳w管漏端電壓的變化主要發(fā)生在兩個開關(guān)控制信號同時處在關(guān)斷狀態(tài)的時候，而Latch使電流源開關(guān)的兩個反相控制信號嚴(yán)格同步，通過調(diào)節(jié)管子的尺寸可以控制Latch輸出信號的交點(diǎn)，避免兩個開關(guān)管同時處于關(guān)斷

85、狀態(tài)，所以電流源晶體管漏端電壓的變化帶來的誤差可以被控制得足夠小。另外，減小Latch輸出信號的擺幅，控制信號與輸出信號之間的耦合效應(yīng)帶來的誤差就可以控制到比較小的范圍。</p><p>　　本文設(shè)計(jì)的Latch如圖3.12所示文獻(xiàn)[2]。這種Latch結(jié)構(gòu)的特點(diǎn)如下：</p><p>　　圖3.12 Latch電路圖結(jié)構(gòu)</p><p>　　Fig. 3.12

86、Latch circuit structure</p><p>　　(1) 與常規(guī)的設(shè)計(jì)不同，本文設(shè)計(jì)時，增加了兩個NMOS，構(gòu)成了并聯(lián)的NMOS結(jié)構(gòu)，這可以保證在輸入信號由低變到高時，對輸出節(jié)點(diǎn)進(jìn)行瞬時的放電。同時，NMOS管形成了一個正反饋；</p><p>　　由前面的分析，我們知道應(yīng)該控制Latch輸出信號的交點(diǎn)電平，使電流源開關(guān)管不出現(xiàn)同時關(guān)斷的狀態(tài)，在本文設(shè)計(jì)中采用的是PMOS

87、開關(guān)管，所以要將outn和outp的交點(diǎn)電平控制得比較低才能保證電流源的開關(guān)管不出現(xiàn)同時關(guān)斷的狀態(tài)，outn和outp的輸出信號應(yīng)該如圖3.13實(shí)線所示。</p><p>　　Latch采用圖3.12所示的電路時，可以保證這一點(diǎn)，電路中的正反饋使得輸出信號的下降時間小于上升時間，這樣即可以把輸出信號的交點(diǎn)電平控制得比較低，如圖3.14所示。</p><p>　　(2) 這種電路結(jié)構(gòu)使得充放

88、電是同時進(jìn)行的；</p><p>　　(3) 由兩個反相器構(gòu)成的反饋可以抑制輸入的NMOS管引入的時鐘饋通（CFT）和穩(wěn)定同步的輸入。</p><p>　　圖3.13 設(shè)計(jì)要求Latch的輸出信號 圖3.14 本文設(shè)計(jì)Latch的輸出波形</p><p>　　Fig. 3.13 The output signal Latch design

89、 requirements Fig. 3.14 This paper designs the output waveform Latch</p><p>　　3.6 數(shù)字譯碼電路</p><p>　　數(shù)字譯碼部分包括將輸入的二進(jìn)制信號轉(zhuǎn)換成溫度計(jì)碼的譯碼電路和電流源矩陣的選通電路。下面分別進(jìn)行介紹。</p><p><b>　　(1) 譯碼電路</

90、b></p><p>　　由前面的分析，我們知道本文設(shè)計(jì)的DAC的高6位和中間2位采用的都是溫度計(jì)編碼，所以必須將輸入的二進(jìn)制信號轉(zhuǎn)換成溫度計(jì)編碼，也就需要我們設(shè)計(jì)一個譯碼電路。</p><p>　　直接將高6位譯成溫度計(jì)碼，譯碼電路會比較復(fù)雜。這里將高6位分為行信號和列信號的形式，高3位作為列信號，低3位作為行信號，然后分別將行信號和列信號譯成溫度計(jì)碼，這樣譯碼電路簡化成將3位二進(jìn)

91、制信號轉(zhuǎn)換成溫度計(jì)碼的結(jié)構(gòu)，設(shè)計(jì)起來比較簡單。</p><p><b>　　譯碼電路的邏輯為：</b></p><p>　　D0 = + +A B C;</p><p>　　D1 = +A B;</p><p>　　D2 = +A BC;</p><p><b>　　D3 = A;<

92、;/b></p><p>　　D4 = AB AC;</p><p><b>　　D5 = AB;</b></p><p><b>　　D6 = ABC</b></p><p>　　其中A，B，C在譯列信號的時候代表D9，D8，D7，在譯行信號的時候代表D5，D5，D4。</p>

93、<p>　　對于中間2位，將它們轉(zhuǎn)換成溫度計(jì)碼的譯碼電路比較簡單，邏輯為：</p><p>　　D0 = +A B;</p><p><b>　　D1 = A;</b></p><p><b>　　D2 = AB</b></p><p>　　其中A，B代表D3，D2。</p>

94、<p><b>　　(2) 選通電路</b></p><p>　　我們知道電流源排列成矩陣的形式，根據(jù)輸入信號的不同，開啟或關(guān)斷對應(yīng)的開關(guān)管，使相應(yīng)的電流源的電流流過負(fù)載電阻，完成轉(zhuǎn)換。輸入信號經(jīng)過譯碼之后，要變換成對應(yīng)開關(guān)管的控制信號，這就是選通電路應(yīng)具有的功能。</p><p>　　本文設(shè)計(jì)采用如圖3.15所示的選通電路。</p>&l

95、t;p>　　圖3.15選通電路的邏輯圖</p><p>　　Fig. 3.15 Choose electrified road of logic diagram</p><p>　　下面簡要介紹一下設(shè)計(jì)的思想：如果本列信號 COLn為1，下列信號COLn+1 也為1，則不管行信號 ROWn為0或者1，本列的開關(guān)管就全部導(dǎo)通；如果本列信號 COLn為1，下列信號COLn+1 為0，則

96、由 ROWn信號決定哪些開關(guān)管導(dǎo)通；如果本列信號 COLn已經(jīng)為0，則剩下的開關(guān)管全部關(guān)斷。</p><p>　　其中，有兩種特殊情況，一是第一列作為COLn+1 的時候，二是最后一列作為 COLn的時候。對于第一列作為COLn+1 的時候， COLn信號一直為1，這樣可以保證在輸入為全0的時候，也就是COLn+1 為0的時候，由 ROWn信號決定哪些開關(guān)管導(dǎo)通；對于最后一列作為 COLn的時候，COLn+1 信

97、號一直為0，這樣可以保證由 ROWn信號決定哪些開關(guān)管導(dǎo)通。</p><p><b>　　譯碼電路的驅(qū)動能力</b></p><p>　　對于數(shù)字電路必須考慮它的驅(qū)動能力，如果驅(qū)動能力不足，則在相互連接的時候會導(dǎo)致輸出出錯，此時必須增加數(shù)字電路的驅(qū)動能力，在本文設(shè)計(jì)中采用增加buffer來提高驅(qū)動能力。</p><p><b>　　數(shù)

98、字電路的實(shí)現(xiàn)</b></p><p>　　譯碼電路和選通電路的邏輯主要是通過與門和或門來實(shí)現(xiàn)的。在設(shè)計(jì)的時候，首先必須將工藝庫提供的標(biāo)準(zhǔn)門電路的網(wǎng)表文件轉(zhuǎn)換成晶體管級的電路。在選擇門電路的時候必須考慮到它們的驅(qū)動能力，寄生電容，延遲等因素，這些在工藝提供的文件包內(nèi)都可查閱到。本文采用的與門和或門的結(jié)構(gòu)如圖3.16和圖3.17所示。</p><p>　　圖3.16 與門的電路結(jié)構(gòu)

99、 圖3.17 或門的電路結(jié)構(gòu)</p><p>　　Fig. 3.16 And the gate of the circuit structure Fig. 3.17 The circuit structure or door</p><p><b>　　3.7 偏置電路</b><

100、/p><p><b>　　1.偏置電壓的產(chǎn)生</b></p><p>　　在前面的電流源設(shè)計(jì)中需要兩個偏置電壓Vb1,Vb2，如圖3.6所示，也就是偏置電路所要產(chǎn)生的電壓信號。本文采用的是寬擺幅（Wide－Swing）電流源偏置電路，由于偏置的是PMOS，所以采用圖3.18所示的電路結(jié)構(gòu)。其中，管子的寬長比滿足以下關(guān)系：</p><p>　　本文設(shè)

101、計(jì)時選取n＝1。利用該偏置電路去偏置圖3.6給出的電流源，如圖3.19所示，假設(shè)所有管子的漏電流都是相等的，我們來計(jì)算Vout。</p><p>　　圖3.18 電流源偏置電路 圖3.19 偏置電路和電流源</p><p>　　Fig. 3.18 Current source bias circuits

102、 Fig. 3.19 Bias circuits and current source</p><p>　　在電路中設(shè)置了M4管，工作在線性區(qū)，主要是平衡M1管的Vdsat 。如果直接將M3管的源端接到電源上，則它的源端與M2管的源端就有一個Vdsat 的差值。</p><p><b>　　偏置電流的產(chǎn)生</b></p><p&g

103、t;　　在利用圖3.18產(chǎn)生偏置電壓的時候，需要偏置電流源。我們利用帶隙基準(zhǔn)源（bandgap）和運(yùn)放（opamp）來產(chǎn)生這路電流，具體如圖3.20所示。偏置電流由Vref 和RB 決定，即：</p><p>　　可以通過調(diào)節(jié) RB 的阻值大小得到不同的偏置電流。</p><p>　　圖3.20 偏置電流產(chǎn)生電路</p><p>　　Fig. 3.20 Offset

104、 currents generated circuit</p><p><b>　　運(yùn)放的設(shè)計(jì)</b></p><p>　　本文設(shè)計(jì)用到的運(yùn)算放大器是廣泛用于模擬ULSI中的一種兩級運(yùn)算放大器。它是包括一個差分輸入級，一個驅(qū)動負(fù)載電容CL的共源放大級，和一個穩(wěn)定跨導(dǎo)偏置電流電路的兩級運(yùn)算放大器，采用如圖3.21所示的電路結(jié)構(gòu)。</p><p>

105、<b>　　帶隙基準(zhǔn)源的設(shè)計(jì)</b></p><p>　　基準(zhǔn)的目的是建立一個與電源和工藝無關(guān)，具有確定溫度特性的直流電壓或電流。與溫度關(guān)系很小的電壓或電流基準(zhǔn)被證實(shí)在很多模擬電路中是必不可少的。值得注意的是，因?yàn)榇蠖鄶?shù)工藝參數(shù)是隨著溫度變化的，所以如果一個基準(zhǔn)是與溫度無關(guān)的，那么通常它也是與工藝無關(guān)的。</p><p>　　如果將兩個具有相反溫度系數(shù)的量以適當(dāng)?shù)臋?quán)重

106、相加，那么結(jié)果就會顯示出零溫度系數(shù)。在半導(dǎo)體工藝的各種不同器件參數(shù)中，雙極晶體管的特性參數(shù)被證實(shí)具有最好的重復(fù)性，并且具有能提供正溫度系數(shù)和負(fù)溫度系數(shù)的、嚴(yán)格定義的量。</p><p>　　雙極晶體管的基極－發(fā)射極電壓，或者更一般的說，pn結(jié)二極管的正向電壓，具有</p><p><b>　　負(fù)溫度系數(shù)。</b></p><p><b&g

107、t;　　（3.1）</b></p><p>　　可以看出它與VBE本身的大小有關(guān)。</p><p>　　圖3.21 兩級運(yùn)算放大器電路結(jié)構(gòu)</p><p>　　Fig. 3.21 Two amplifier circuit structure</p><p>　　如圖3.22所示，如果兩個雙極晶體管工作在不相等的電流密度下，那么它

108、們的基極－發(fā)射極電壓的差值就與絕對溫度成正比。這個溫度系數(shù)與溫度或集電極電流的特性無關(guān)。</p><p>　　圖3.22 PTAT電壓產(chǎn)生電路</p><p>　　Fig.3.22 PTAT voltages circuit</p><p>　　VBE的差值就表現(xiàn)出正的溫度系數(shù)：</p><p>　　利用上面得到的正、負(fù)溫度系數(shù)的電壓，我們現(xiàn)

109、在可以設(shè)計(jì)一個令人滿意的零溫度系數(shù)的基準(zhǔn)。經(jīng)選擇分析表明零溫度系數(shù)的基準(zhǔn)為VREF≈ VBE+1.72VT≈1.25V</p><p><b>　　將輸出電壓寫為：</b></p><p><b>　?。?.2）</b></p><p><b>　　因此得：</b></p><p&

110、gt;　　將此式置為零，并考慮（3.1）式得到：</p><p>　　由上式得到VTln n 并代入（3.2）得到：</p><p>　　這樣額定零溫度系數(shù)的電壓基準(zhǔn)就由一些基本數(shù)字給出：硅的帶隙電壓，遷移率的溫度指數(shù)m，和熱電勢VT。因?yàn)楫?dāng) ，所以使用了“帶隙”這個術(shù)語。</p><p>　　早期的帶隙源電源電壓一般在3V－5V，輸出基準(zhǔn)電壓在1.25V附近。隨著

111、IC設(shè)計(jì)向著深亞微米工藝發(fā)展，帶隙源電源電壓降至1.8V以下，輸出的基準(zhǔn)電壓一般小于1V。傳統(tǒng)結(jié)構(gòu)的帶隙源已經(jīng)不能滿足電源電壓降低的要求，近幾年陸續(xù)出現(xiàn)了幾種低電源電壓工作的帶隙源。其中典型的結(jié)構(gòu)原理如圖3.23所示。</p><p>　　在圖3.23的電路結(jié)構(gòu)中，Q1和Q2一般采用標(biāo)準(zhǔn)CMOS工藝中的寄生縱向pnp三極管，R1取值與R2相等。通過分析可知：</p><p>　　其中，N為

112、三極管Q2與Q1發(fā)射極面積之比，VD1為Q1上發(fā)射極到基極結(jié)電壓降，具有負(fù)的溫度系數(shù)，而Vref 表達(dá)式前一項(xiàng)具有正的溫度系數(shù)。通過適當(dāng)?shù)剡x擇R4、R3、R2及N的數(shù)值，使得（一般T0選取室溫300K），便可得到在工作溫度附近的低溫度系數(shù)的基準(zhǔn)電壓。通過改變R4的大小可以得到不同數(shù)值的基準(zhǔn)電壓。在CMOS工藝具體電路實(shí)現(xiàn)中，R1,R2,R3,R4一般采用多晶硅電阻，其絕對精度一般誤差較大（20％左右），但相對精度能做得很高（小于1％），