eda課程設(shè)計(jì)--dds信號(hào)發(fā)生器

1、<p><b>　　電子課程設(shè)計(jì)</b></p><p>　　------DDS信號(hào)發(fā)生器合成器</p><p><b>　　學(xué)院：</b></p><p><b>　　專業(yè)班級(jí)：</b></p><p><b>　　姓名：</b></p&

2、gt;<p><b>　　學(xué)號(hào)：</b></p><p><b>　　指導(dǎo)老師：</b></p><p><b>　　2012年12月</b></p><p>　　直接數(shù)字頻率合成器（DDS）</p><p><b>　　設(shè)計(jì)任務(wù)與要求</b>

3、;</p><p>　　直接數(shù)字頻率綜合技術(shù)，即DDS技術(shù)，是一種新型的頻率合成技術(shù)和信號(hào)產(chǎn)生方法。利用EDA技術(shù)和FPGA實(shí)現(xiàn)直接數(shù)字頻率合成器DDS的設(shè)計(jì)。</p><p><b>　　設(shè)計(jì)要求：</b></p><p>　　利用QuartusII軟件實(shí)驗(yàn)箱實(shí)現(xiàn)DDS的設(shè)計(jì)；</p><p>　　通過實(shí)驗(yàn)箱上的開關(guān)輸

4、入DDS的頻率和相位控制字，并能用示波器觀察加以驗(yàn)證；</p><p>　　系統(tǒng)具有清零和使能的功能；</p><p>　　DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA芯片中的ROM實(shí)現(xiàn)。</p><p><b>　　總體框圖</b></p><p><b>　　N位</b>

5、;</p><p><b>　　M</b></p><p><b>　　f</b></p><p>　　圖1 DDS總體框圖</p><p><b>　　模塊的功能</b></p><p><b>　　頻率預(yù)置和調(diào)節(jié)電路</b>

6、</p><p>　　不變量K稱作相位增量，也叫頻率控制字。此模塊實(shí)現(xiàn)頻率控制量的輸入。</p><p><b>　　相位累加器</b></p><p>　　相位累加器是一個(gè)帶有累加功能的N位加法器，它以設(shè)定的N位頻率控制字K作為步長(zhǎng)進(jìn)行線性累加，當(dāng)其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算，它使輸出頻率正比于時(shí)鐘頻率和相位增量之積。</p&g

7、t;<p><b>　　相位寄存器</b></p><p>　　相位寄存器是一個(gè)N位的寄存器，它對(duì)輸入端輸入的數(shù)據(jù)進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸出寄存的數(shù)據(jù)。</p><p><b>　　相位</b></p><p><b>　　頻率控f量化</b></p><

8、p><b>　　制字K序列</b></p><p><b>　　N位</b></p><p><b>　　N位N位</b></p><p><b>　　圖2 相位累加器</b></p><p>　　相位累加器的組成=N位加法器+N位寄存器<

9、;/p><p>　　相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加</p><p>　　注意：當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期 </p><p><b>　　的動(dòng)作。</b></p><p><b>　　正弦查找表</b></p><p>　　正弦查找表ROM

10、是DDS最關(guān)鍵的部分，也是最復(fù)雜的部分，設(shè)計(jì)時(shí)首先需對(duì)正弦函數(shù)進(jìn)行離散采樣，接著將采樣的結(jié)果放到ROM模塊的對(duì)應(yīng)存儲(chǔ)單元中，每一位地址對(duì)應(yīng)一個(gè)數(shù)值，輸出為8位。ROM中必須包含完整的正弦采樣值，此設(shè)計(jì)采樣256點(diǎn)，而且還要注意避免在按地址讀取ROM內(nèi)容時(shí)可能引起的不連續(xù)點(diǎn)，避免量化噪音集中于基頻的諧波上。</p><p>　　相位量化序列正弦幅度量化序列</p><p><b>

11、;　　N位D位</b></p><p><b>　　圖3 波形存儲(chǔ)器</b></p><p>　　作用：進(jìn)行波形的相位----幅值轉(zhuǎn)換</p><p><b>　　原理：</b></p><p><b>　　ROM的N位地址</b></p><

12、;p>　　把0° 360°的正弦角度離散成具有2N個(gè)樣值的序列</p><p><b>　　ROM的D位數(shù)據(jù)位</b></p><p>　　則2N個(gè)樣值的幅值量化為D位二進(jìn)制數(shù)據(jù)</p><p><b>　　D/A轉(zhuǎn)換器</b></p><p>　　D/A轉(zhuǎn)換器的作用：

13、把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。</p><p>　　典型D/A轉(zhuǎn)換器芯片DAC0832:</p><p>　　DAC0832是一個(gè)8位D/A轉(zhuǎn)換器。單電源供電，從+5V—+15V均可正常工作?；鶞?zhǔn)電壓的范圍為正負(fù)10V;電流建立時(shí)間為1s；CMOS工藝，低功耗，僅20mW。DAC0832轉(zhuǎn)換器芯片為20引腳，雙列直插式封裝，其引腳排列如圖4所示。</p><p

14、><b>　　120</b></p><p><b>　　2</b></p><p><b>　　18</b></p><p><b>　　198</b></p><p><b>　　17</b></p>&l

15、t;p><b>　　9</b></p><p><b>　　7</b></p><p><b>　　611</b></p><p><b>　　512</b></p><p><b>　　4</b></p>

16、<p><b>　　16</b></p><p><b>　　15</b></p><p><b>　　14</b></p><p><b>　　13</b></p><p><b>　　3</b></p>&

17、lt;p><b>　　10</b></p><p>　　圖4 DAC0832引腳圖</p><p>　　對(duì)各引腳信號(hào)說明如下：</p><p>　　▲ DI7—DI0:轉(zhuǎn)換數(shù)據(jù)輸入。</p><p>　　▲ CS:片選信號(hào)(輸入)，低電平有效。</p><p>　　▲ ILE:數(shù)據(jù)鎖存

18、允許信號(hào)（輸入），高電平有效。</p><p>　　▲ WR1:寫信號(hào)（輸入），低電平有效。</p><p>　　▲ WR2:第2寫信號(hào)（輸入），低電平有效。</p><p>　　▲ XFER：數(shù)據(jù)傳送控制信號(hào)（輸入），低電平有效。</p><p>　　▲ IOUT1、IOUT2:電流輸出1、2，</p><p>　　

19、DAC轉(zhuǎn)換器的特性之一是：Iout1+Iout2=常數(shù)</p><p>　　▲ RFB—反饋電阻端</p><p>　　▲ VREF:基準(zhǔn)電壓，其電壓可正可負(fù)，范圍-10V—+10V.</p><p>　　▲ DGND:數(shù)字地</p><p><b>　　▲ AGND:模擬</b></p><p>

20、;<b>　?。?）低通濾波器</b></p><p>　　低通濾波器的作用：濾除生成的階梯正弦波中的高頻成分，將其變成光滑的正弦波。</p><p><b>　　設(shè)計(jì)思路</b></p><p>　　直接數(shù)字頻率合成器（Direct Digital Frequency Synthesizer）是 一種基于全數(shù)字技術(shù)，從相

21、位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。其電路系統(tǒng)具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換（<20ns）,頻率分辨率高（0.01HZ）,頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)。DDS技術(shù)很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，廣泛用于接收本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合調(diào)頻無線通信系統(tǒng)。</p><p>　　圖1是DDS的基

22、本總體框圖，頻率控制字M和相位控制字N分別控制DDS輸出正弦波的頻率和相位。DDS系統(tǒng)的核心是相位累加器，它由一個(gè)累加器和一個(gè)N位寄存器組成。每來一個(gè)時(shí)鐘脈沖，相位寄存器以步長(zhǎng)M增加。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正弦查找表的地址。正弦查找表由ROM構(gòu)成，內(nèi)部存有一個(gè)完整周期正弦波的數(shù)字幅度信息，每個(gè)查找表的地址對(duì)應(yīng)正弦波中0-360°范圍內(nèi)的一個(gè)相位點(diǎn)。查找表把輸入的地址信息映射成正弦波的數(shù)字幅度信號(hào)，同時(shí)輸出

23、到數(shù)模轉(zhuǎn)換器DAC的輸入端，DAC輸出的模擬信號(hào)經(jīng)過低通濾波器（LPF）,可得到一個(gè)頻譜純凈的正弦波。</p><p>　　DDS基本結(jié)構(gòu)框圖特點(diǎn)：其中CLK來自高穩(wěn)性晶振所提供，用于提供DDS各種部件的同步工作。DDS核心的相位累加器由一個(gè)N位字長(zhǎng)的二進(jìn)制加法器和一個(gè)有時(shí)鐘f取樣的N位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加；波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。當(dāng)相

24、位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。該幅度編碼經(jīng)D/A轉(zhuǎn)換后得到對(duì)應(yīng)的階梯波，最后經(jīng)低通濾波器平滑后可得到所需的模擬波形。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期就是DDS信號(hào)的一個(gè)頻率周期。</p><p><b>　　三、選擇器件</b></p><p&

25、gt;　　直接數(shù)字頻率合成器（DDS）中所用到的器件為:</p><p>　　1、裝有QuartusⅡ軟件的計(jì)算機(jī)一臺(tái)。</p><p>　　2、芯片：使用Altera公司生產(chǎn)的Cyclone系列芯片，如EP1C12Q240C8芯片。</p><p>　　3、EDA實(shí)驗(yàn)箱一個(gè)。</p><p>　　4、下載接口是數(shù)字芯片的下載接口（JTAG）

26、，主要用于FPGA芯片的數(shù)據(jù)下載。</p><p>　　5、按鍵開關(guān)和LED燈。</p><p><b>　　6、時(shí)鐘源。</b></p><p><b>　　7、示波器。</b></p><p><b>　　四、功能模塊</b></p><p>　　模

27、塊一：相位累加器SUM99</p><p>　　(A) 相位累加器SUM99邏輯符合</p><p>　　表1相位累加器邏輯功能表</p><p>　　當(dāng)來一個(gè)時(shí)鐘脈沖時(shí)，頻率控制字與相位控制字相加，累加和為S.</p><p>　　表2 相位累加器SUM99邏輯功能表</p><p>　　當(dāng)RESET為低電平時(shí)，輸

28、出OUT復(fù)位為0；</p><p>　　當(dāng)RESET為高電平，使能信號(hào)EN為高電平時(shí)，來一個(gè)時(shí)鐘脈沖信號(hào)，頻率控制字線性累加輸出一個(gè)OUT數(shù)據(jù).</p><p><b>　　仿真結(jié)果：</b></p><p>　　圖5 相位累加器的仿真波形</p><p>　　仿真結(jié)果說明：由仿真波形圖可知當(dāng)來一個(gè)上升沿時(shí)輸出頻率控制

29、字線性累加和。它以設(shè)定的8位頻率控制字K作為步長(zhǎng)來進(jìn)行加法運(yùn)算實(shí)現(xiàn)累加功能，當(dāng)其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算。</p><p>　　SUM99的VHDL程序：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOG

30、IC_UNSIGNED.ALL;</p><p>　　ENTITY SUM99 IS</p><p>　　PORT(K:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　CLK:IN STD_LOGIC;</p><p>　　EN:IN STD_LOGIC;</p><p>　　RE

31、SET:IN STD_LOGIC;</p><p>　　OUT1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END ENTITY SUM99;</p><p>　　ARCHITECTURE ART OF SUM99 IS</p><p>　　SIGNAL TEMP:STD_LOGIC_VECTO

32、R(7 DOWNTO 0);</p><p><b>　　BEGIN </b></p><p>　　PROCESS(CLK,EN,RESET)IS</p><p><b>　　BEGIN</b></p><p>　　IF RESET='0'THEN</p><p&

33、gt;　　TEMP<="00000000";</p><p><b>　　ELSE</b></p><p>　　IF CLK'EVENT AND CLK='1'THEN</p><p>　　IF EN='1'THEN</p><p>　　TEMP<=

34、TEMP+K;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　OUT1<=TEMP;</p><p>　　END PR

35、OCESS;</p><p>　　END ARCHITECTURE ART;</p><p>　　模塊二：相位寄存器REG1</p><p>　　(B)相位寄存器REG1邏輯符號(hào)</p><p>　　表3 相位寄存器 邏輯功能表</p><p>　　數(shù)據(jù)端D，用來輸入被寄存的二進(jìn)制信號(hào)；</p>&l

36、t;p>　　脈沖端CLK,在脈沖的上升沿到來時(shí)，Q隨D變化；</p><p><b>　　仿真結(jié)果：</b></p><p>　　圖6 相位寄存器REG1的仿真波形</p><p>　　仿真結(jié)果說明：由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化，當(dāng)來一個(gè)時(shí)鐘沿時(shí)，D就輸入一個(gè)數(shù)，Q就隨之而變化。并且存在一定延時(shí)。</p>

37、;<p>　　REG1的VHDL程序：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG1 IS</p><p>　　PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p&g

38、t;<p>　　CLK:IN STD_LOGIC;</p><p>　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END ENTITY REG1;</p><p>　　ARCHITECTURE ART OF REG1 IS</p><p><b>　　BEGIN<

39、;/b></p><p>　　PROCESS(CLK)IS</p><p><b>　　BEGIN</b></p><p>　　IF(CLK'EVENT AND CLK='1')THEN</p><p><b>　　Q<=D;</b></p><

40、;p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE ART;</p><p>　　模塊三：正弦查找表ROM</p><p>　　(C)正弦查找表ROM 邏輯符號(hào)</p><p>　　表3 ROM25

41、6_8中的數(shù)據(jù)</p><p>　　定制LPM_ROM元件：</p><p>　　圖7 定制新的宏觀能塊</p><p>　　圖8 LPM 宏功能塊設(shè)定</p><p>　　圖9 選擇SinROM模塊數(shù)據(jù)線和地址線寬度</p><p>　　圖10 選擇地址鎖存信號(hào)CLOCK</p><p

42、>　　圖11 調(diào)入ROM初始化數(shù)據(jù)文件</p><p>　　圖12 LPM_ROM設(shè)計(jì)完成</p><p><b>　　仿真結(jié)果：</b></p><p>　　圖13 ROM256_8的仿真波形</p><p>　　仿真結(jié)果說明：由仿真波形圖可知，按ROM256_8中的存儲(chǔ)數(shù)據(jù)地址address,當(dāng)來一個(gè)時(shí)

43、鐘脈沖時(shí)，就會(huì)輸出ROM256_8存儲(chǔ)器中的數(shù)據(jù)。當(dāng)相位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。</p><p>　　ROM256_8的VHDL程序：</p><p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.all;</p><p>　　LIBRAR

44、Y altera_mf;</p><p>　　USE altera_mf.all;</p><p>　　ENTITY ROM256_8 IS</p><p>　　PORT(address: IN STD_LOGIC_VECTOR (7 DOWNTO 0);</p><p>　　clock: IN STD_LOGIC ;</p>

45、<p>　　q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));</p><p>　　END ROM256_8;</p><p>　　ARCHITECTURE SYN OF rom256_8 IS</p><p>　　SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);</p>

46、<p>　　COMPONENT altsyncram</p><p>　　GENERIC (address_aclr_a: STRING;</p><p>　　init_file: STRING;</p><p>　　intended_device_family: STRING;</p><p>　　lpm_hint: STRI

47、NG;</p><p>　　lpm_type: STRING;</p><p>　　maximum_depth: NATURAL;</p><p>　　numwords_a: NATURAL;</p><p>　　operation_mode: STRING;</p><p>　　outdata_aclr_a: STR

48、ING;</p><p>　　outdata_reg_a: STRING;</p><p>　　widthad_a: NATURAL;</p><p>　　width_a: NATURAL;</p><p>　　width_byteena_a: NATURAL</p><p><b>　　);</b&g

49、t;</p><p>　　PORT (clock0: IN STD_LOGIC ;</p><p>　　address_a: IN STD_LOGIC_VECTOR (7 DOWNTO 0);</p><p>　　q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));</p><p>　　END COMPONENT;

50、</p><p><b>　　BEGIN</b></p><p>　　q <= sub_wire0(7 DOWNTO 0);</p><p>　　altsyncram_component : altsyncram</p><p>　　GENERIC MAP (</p><p>　　ad

51、dress_aclr_a => "NONE",</p><p>　　init_file => "Sinrom256_8.mif",</p><p>　　intended_device_family => "Cyclone",</p><p>　　lpm_hint => "E

52、NABLE_RUNTIME_MOD=NO",</p><p>　　lpm_type => "altsyncram",</p><p>　　maximum_depth => 256,</p><p>　　numwords_a => 256, </p><p>　　operation_mode

53、=> "ROM",</p><p>　　outdata_aclr_a => "NONE",</p><p>　　outdata_reg_a => "UNREGISTERED",</p><p>　　widthad_a => 8,</p><p>　　width

54、_a => 8,</p><p>　　width_byteena_a => 1</p><p><b>　　);</b></p><p>　　PORT MAP (</p><p>　　clock0 => clock,</p><p>　　address_a => addre

55、ss,</p><p>　　q_a => sub_wire0</p><p><b>　　);</b></p><p><b>　　END SYN;</b></p><p>　　模塊四、ROM256_8輸出數(shù)據(jù)寄存器REG2:</p><p>　?。―）寄存器邏輯符號(hào)

56、 </p><p>　　表4 寄存器功能表</p><p>　　數(shù)據(jù)端D,用來輸入被寄存的二進(jìn)制信號(hào)；</p><p>　　脈沖端CLK,在脈沖的上升沿到來時(shí)，Q隨D變化；</p><p><b>　　仿真結(jié)果：</b></p><p>　　圖14 寄存器REG2的仿真波形</p>

57、;<p><b>　　仿真結(jié)果分析：</b></p><p>　　由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化，當(dāng)來一個(gè)時(shí)鐘沿時(shí)，D就輸入一個(gè)數(shù)，D就隨之而變化。并且存在一定延時(shí)。</p><p>　　REG2的VHDL程序：</p><p>　　LIBRARY IEEE;</p><p>　　USE

58、 IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG2 IS</p><p>　　PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　CLK:IN STD_LOGIC;</p><p>　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0

59、));</p><p>　　END ENTITY REG2;</p><p>　　ARCHITECTURE ART OF REG2 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK)IS</p><p><b>　　BEGIN</b&

60、gt;</p><p>　　IF(CLK'EVENT AND CLK='1')THEN</p><p><b>　　Q<=D;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p&g

61、t;　　END ARCHITECTURE ART;</p><p>　　模塊五、DAC 0832數(shù)模轉(zhuǎn)換器</p><p>　?。‥）DAC 0832邏輯符號(hào)</p><p>　　DAC 0832的VHDL程序</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1

62、164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY DAC0832 IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>

63、;　　RST:IN STD_LOGIC;</p><p>　　ILE:OUT STD_LOGIC;</p><p>　　CONT:OUT STD_LOGIC;</p><p>　　DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END DAC0832;</p><

64、p>　　ARCHITECTURE BEHAV OF DAC0832 IS</p><p>　　SIGNAL Q:INTEGER RANGE 0 TO 63;</p><p>　　SIGNAL DATA:STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p><b>　　BEGIN</b></p><

65、p>　　PROCESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF RST='1'THEN Q<=0;</p><p>　　ELSIF CLK'EVENT AND CLK='1'THEN</p><p>　　IF Q=63 THE

66、N Q<=0;</p><p>　　IF DATA="11111111"THEN DATA<="00000000";</p><p>　　ELSE DATA<=DATA+1;</p><p><b>　　END IF;</b></p><p>　　ELSE Q&l

67、t;=Q+1;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　ILE<='1';CONT<='0';DATA_OUT<=DAT

68、A;</p><p>　　END BEHAV;</p><p><b>　　數(shù)模轉(zhuǎn)換正弦波形：</b></p><p>　　設(shè)計(jì)的輸出頻率為7.3682307MHz，但是示波器顯示為7.599MHz，示波器顯示的頻率是不準(zhǔn)確的，實(shí)際可以用頻譜儀看輸出的頻率。</p><p>　　圖15 不加濾波器的DDS輸出<

69、;/p><p>　　可以看到正弦波是由一個(gè)臺(tái)階一個(gè)臺(tái)階組成的，這就是DA的模擬輸出。</p><p><b>　　加低通濾波器</b></p><p>　　圖16 加低通濾波器的DDS輸出可以看到臺(tái)階沒有了，正弦波變得比較光滑，這是因?yàn)楦唠A的諧波分量都被濾除了。</p><p><b>　　五、總體設(shè)計(jì)電路

70、圖</b></p><p>　　圖 17 頂層電路原理圖</p><p><b>　　電路整體工作情況：</b></p><p>　　DDS設(shè)計(jì)頂層原理圖如上，假定相位控制字位0，這時(shí)DDS的核心部分相位累加器的FPGA的設(shè)計(jì)可分為如下幾個(gè)模塊：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和輸出數(shù)據(jù)寄存器REG2

71、。圖中，輸入信號(hào)有時(shí)鐘輸入CLK,使能端EN,復(fù)位端RESET,頻率控制字K,輸出信號(hào)為Q。</p><p>　　整個(gè)DDS模塊采用一個(gè)時(shí)鐘，CLK來自為高穩(wěn)性晶振提供，以用來同步</p><p>　　各個(gè)模塊的運(yùn)算速度。DDS核心的相位累加器由一個(gè)8位字長(zhǎng)的二進(jìn)制加法器和一個(gè)有時(shí)鐘f取樣的8位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加，當(dāng)其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算。相位寄存器R

72、EG1是一個(gè)一般的8位寄存器，它對(duì)輸入端輸入的數(shù)據(jù)進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸出寄存的數(shù)據(jù)。波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。當(dāng)相位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。為了保證輸出數(shù)據(jù)的穩(wěn)定性，將ROM的輸出數(shù)據(jù)先寄存在REG2中，待下一個(gè)時(shí)鐘到來時(shí)，再將其輸出。整個(gè)系統(tǒng)各模塊是在同步時(shí)鐘信號(hào)CLK的控制下協(xié)調(diào)工作的。REG2所寄存的幅度編碼經(jīng)D/A

73、轉(zhuǎn)換后得到對(duì)應(yīng)的階梯波，最后經(jīng)低通濾波器平滑后可得到所需的模擬波。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期。</p><p>　　整個(gè)系統(tǒng)DDS的仿真結(jié)果：</p><p>　　圖18 頂層電路原理圖的仿真波形</p><p><b>　　仿真結(jié)果分

74、析：</b></p><p>　　當(dāng)相位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。由系統(tǒng)DDS仿真波形圖可知當(dāng)來一個(gè)時(shí)鐘脈沖時(shí)，對(duì)應(yīng)波形存儲(chǔ)器尋址，可得結(jié)果正確——是離散的正弦波采樣點(diǎn)。 </p><p><b>　　管腳分配：</b></p><p>　　接下來就要選擇目標(biāo)器件并對(duì)相應(yīng)的引

75、腳進(jìn)行鎖定，實(shí)驗(yàn)選擇的器件位cyclone系列的EP1C3T144芯片，引腳鎖定方法如下：</p><p>　　圖19 DDS的管腳分配圖</p><p><b>　　硬件驗(yàn)證:</b></p><p>　　DDS的輸入頻率控制字K有8位數(shù)據(jù)，輸出數(shù)據(jù)Q為8位，并且ROM需256個(gè)存儲(chǔ)單元，實(shí)驗(yàn)時(shí)所用的是ALTERA公司的EP1K30TC1

76、44芯片。</p><p>　　分別將輸出數(shù)據(jù)Q的8位數(shù)據(jù)接實(shí)驗(yàn)箱上的8盞燈，會(huì)看到8盞燈分別按照波形存儲(chǔ)器尋址，從而閃爍不止。當(dāng)按照存儲(chǔ)數(shù)據(jù)閃爍一遍后，表明一個(gè)周期掃描結(jié)束，然后再?gòu)男聮呙?，不斷循環(huán)。</p><p>　　將離散的數(shù)字幅值接到DAC0832端，經(jīng)D/A轉(zhuǎn)換輸出正弦波波形，得以驗(yàn)證該設(shè)計(jì)達(dá)到了預(yù)期的設(shè)計(jì)要求。</p><p><b>　　D

77、DS的特點(diǎn)如下：</b></p><p>　　DDS的頻率分辨率在相位累加器的位數(shù)N足夠大時(shí)，理論上可以獲得相應(yīng)的分辨精度，這是系統(tǒng)方法難以實(shí)現(xiàn)的。</p><p>　　DDS是一個(gè)全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此其速度極快，一般在納秒量級(jí)。</p><p>　　DDS的相位誤差主要依靠于時(shí)鐘的相位特性，相位誤差小。另外，DDS的相位是連續(xù)變化的，