eda密碼鎖課程設(shè)計(jì)

1、<p>　　EDA課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告</p><p>　　專(zhuān)業(yè)：集成電路設(shè)計(jì)與集成系統(tǒng)</p><p><b>　　目錄</b></p><p><b>　　摘要3</b></p><p><b>　　一、 設(shè)計(jì)要求3</b></p><p>

2、;　　1.1基本要求…………………………………………………………………..…3</p><p>　　二、系統(tǒng)方案設(shè)計(jì)3</p><p>　　2.1系統(tǒng)功能概述…………………………………………………………….….3</p><p>　　2.2系統(tǒng)結(jié)構(gòu)圖………………………….……………………………….………4</p><p>　　三、功能模塊…

3、………………….……….……………………4</p><p>　　3.1、輸入模塊…………………………………………………….…4、5、6、7</p><p>　　3.2、移位寄存器模塊…………………………………….……………..…7、8</p><p>　　3.3、密碼管理模塊…………………………………………...…..8、9、10、11</p><

4、;p>　　3.4、密碼驗(yàn)證模塊……………………………………………11、12、13、14</p><p>　　3.4、報(bào)警模塊………………………………………………………14、15、16</p><p>　　四、總體設(shè)計(jì)電路圖………….………………………………16</p><p>　　4.1、系統(tǒng)原理圖………………………………………………………………16</

5、p><p>　　4.2、波形功能仿真結(jié)果………………………………………………..…..…17</p><p>　　4.3、波形時(shí)序仿真結(jié)果………………………………………………..…..…17</p><p>　　五、設(shè)計(jì)心得體會(huì)…………………………………………………17</p><p>　　六、參考文獻(xiàn)………………………………………………………1

6、7</p><p><b>　　摘要</b></p><p>　　隨著人們生活水平的提高，如何實(shí)現(xiàn)家庭防盜這一問(wèn)題也變的尤其的突出，傳統(tǒng)的機(jī)械鎖由于其構(gòu)造的簡(jiǎn)單，被撬的事件屢見(jiàn)不鮮，電子鎖由于其保密性高，使用靈活性好，安全系數(shù)高，受到了廣大用戶(hù)的青睞。電子密碼鎖應(yīng)用范圍廣，早已成為當(dāng)今人們生活中不可缺少的電子產(chǎn)品。</p><p><b&

7、gt;　　設(shè)計(jì)要求：</b></p><p>　　1.1、8位二進(jìn)制，串行輸入；有開(kāi)鎖和錯(cuò)誤指示（LED）</p><p><b>　　二、系統(tǒng)方案設(shè)計(jì)：</b></p><p>　　2.1、系統(tǒng)功能概述</p><p>　　我們本次設(shè)計(jì)是一個(gè)具有較高安全性和較低成本的電子密碼鎖，其可以實(shí)現(xiàn)以以下功能：<

8、;/p><p>　　（1）數(shù)碼輸入：由于我們實(shí)驗(yàn)箱的按鍵有限,我們只設(shè)計(jì)了4個(gè)密碼輸入鍵分別為K1(1)、K2(2)、K3（3）、K4(4)。每按下一個(gè)數(shù)字鍵，就立刻輸入一個(gè)相應(yīng)的數(shù)值，并在數(shù)碼管上顯示出該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依序左移一個(gè)數(shù)字位置。 <

9、/p><p>　?。?）數(shù)碼清除clr：按下此鍵可以清除前面所有的輸入值，清除成為“0000”。 </p><p>　?。?）密碼更改set：按下此鍵時(shí)可以對(duì)密碼進(jìn)行更改。

10、 </p><p>　?。?）密碼確認(rèn)enter2：按下此鍵可將輸入的四位密碼送往系統(tǒng)。 </p><p>　?。?）

11、修改密碼確認(rèn)：確定修改好密碼后，按下此鍵可確定修改好的密碼。 </p><p><b>　　2.2、系統(tǒng)結(jié)構(gòu)圖</b></p><p><b>　　功能模塊</b></p>

12、;<p><b>　　3.1、輸入模塊</b></p><p><b>　　1）、功能介紹</b></p><p>　　由于實(shí)驗(yàn)箱按鍵的限制我們選擇了模式3，模式3的8個(gè)按鍵均是琴鍵（可以手動(dòng)控制脈沖寬度），我們采用按鍵做為系統(tǒng)時(shí)鐘，即每按下K1-K4其中一個(gè)按鍵產(chǎn)生一個(gè)時(shí)鐘，對(duì)應(yīng)輸出1、2、3、4，經(jīng)過(guò)移位寄存器后依次顯示在數(shù)碼管

13、上。</p><p>　　2）、輸入模塊與波形仿真</p><p><b>　　功能仿真波形：</b></p><p><b>　　時(shí)序仿真波形：</b></p><p>　　3)、VHDL代碼：</p><p>　　library ieee;</p><

14、p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　entity xianshi is </p><p><b>　　port(

15、</b></p><p>　　k1,k2,k3,k4,clr:in std_logic;</p><p>　　dout:out std_logic_vector(3 downto 0);</p><p>　　clk1:out std_logic);</p><p>　　end xianshi;</p><p&g

16、t;　　architecture one of xianshi is </p><p>　　signal q :std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(k1,k2,k3,k4,clr) </p><p><b&g

17、t;　　begin</b></p><p>　　if clr='1' then </p><p>　　q<="0000";</p><p><b>　　else</b></p><p>　　clk1<=(k1 or k2 or k3 or k4 ) after

18、 5 ns; </p><p>　　if k1='1' then </p><p>　　q<="0001";</p><p>　　elsif k2='1' then </p><p>　　q<="0010" ;</p><p>

19、;　　elsif k3='1' then </p><p>　　q<="0011";</p><p>　　elsif k4='1' then </p><p>　　q<="0100";</p><p><b>　　else </b>&

20、lt;/p><p>　　q<="0000";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　dout<=q

21、;</b></p><p><b>　　end one;</b></p><p>　　由上述仿真波形可及VHDL語(yǔ)言可以看出當(dāng)按下K1鍵時(shí)輸出1，當(dāng)按下K2鍵時(shí)輸出2，當(dāng)按下K3鍵時(shí)輸出3，當(dāng)按下K4鍵時(shí)輸出4，當(dāng)按下clr鍵時(shí)系統(tǒng)清0。K1、K2、K3、K4鍵每按下一次系統(tǒng)產(chǎn)生一個(gè)clk1,作為后續(xù)電路的時(shí)鐘。當(dāng)按下K1的時(shí)候輸出端輸出相應(yīng)的數(shù)值即：00

22、01。輸出到后續(xù)模塊。同理當(dāng)按下K2、k3、k4時(shí)分別輸出相應(yīng)的數(shù)值（0010、0011、0100）到后續(xù)模塊。</p><p>　　3.2、移位寄存器模塊</p><p><b>　　1）、功能介紹</b></p><p>　　移位寄存器模塊的輸出端接4個(gè)數(shù)碼管。當(dāng)輸入第一個(gè)數(shù)值時(shí)，在最后一個(gè)數(shù)碼管上顯示出相應(yīng)的數(shù)，當(dāng)下一個(gè)數(shù)值輸入時(shí)系統(tǒng)將產(chǎn)

23、生一個(gè)上升沿，使前面輸入的數(shù)據(jù)自動(dòng)左移一位，同時(shí)新輸入的數(shù)據(jù)顯示在最后一個(gè)數(shù)碼管上，依次顯示完四個(gè)數(shù)據(jù)，從而確定要輸入的密碼。每當(dāng)按下clr鍵時(shí)系統(tǒng)自動(dòng)清零。 </p><p>　　2）、移位寄存器模塊與仿真波形</p><p><b>　　功能仿真波形：</b></p><p><b>　　時(shí)序仿真波形：</b><

24、/p><p>　　3）、VHDL代碼：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity yiwei is </p>

25、<p><b>　　port(</b></p><p>　　clk2,clr:in std_logic;</p><p>　　dout :in std_logic_vector(3 downto 0);</p><p>　　data_out :out std_logic_vector(15 downto 0)</p>

26、<p><b>　　);</b></p><p>　　end yiwei;</p><p>　　architecture one of yiwei is</p><p>　　signal q:std_logic_vector(15 downto 0);</p><p><b>　　begin <

27、;/b></p><p>　　process(clk2,dout,clr)</p><p><b>　　begin </b></p><p>　　if clr='1' then </p><p>　　q<="0000000000000000" ;</p>&l

28、t;p>　　elsif clk2'event and clk2='1' then </p><p>　　q(15 downto 4)<=q(11 downto 0);</p><p>　　q(3 downto 0)<=dout;</p><p><b>　　end if ;</b></p>

29、<p>　　end process;</p><p>　　data_out<=q;</p><p><b>　　end one;</b></p><p>　　由上述仿真波形和VHDL語(yǔ)言可以看出每當(dāng)一個(gè)時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)輸入的四位二進(jìn)制數(shù)據(jù)賦給中間信號(hào)的低四位同時(shí)原先信號(hào)的低十二位賦給高十二位即實(shí)現(xiàn)數(shù)據(jù)移位功能。每當(dāng)清零鍵

30、clr變?yōu)楦唠娖綍r(shí)系統(tǒng)自動(dòng)清零一次，使輸出全部歸零。</p><p>　　3.3、密碼管理模塊</p><p><b>　　1）、功能介紹</b></p><p>　　該模塊有儲(chǔ)存密碼鎖的初始密碼同時(shí)實(shí)現(xiàn)修改密碼的功能，將存儲(chǔ)的密碼輸出給后面的密碼驗(yàn)證模塊，從而為整個(gè)密碼鎖系統(tǒng)提供密碼。當(dāng)修改密碼控制端輸入修改相應(yīng)的修改密碼信號(hào)時(shí)，開(kāi)始執(zhí)行修改

31、密碼的功能。密碼管理模塊開(kāi)始存儲(chǔ)相應(yīng)的輸入密碼數(shù)據(jù)，當(dāng)修改密碼功能結(jié)束時(shí)，密碼管理模塊將存儲(chǔ)的密碼數(shù)據(jù)發(fā)送到輸出端，輸出相應(yīng)的新的密碼。</p><p>　　2）、密碼管理模塊與波形仿真：</p><p><b>　　功能仿真波形：</b></p><p><b>　　時(shí)序仿真波形：</b></p><

32、p><b>　　VHDL代碼：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity gaimima is</

33、p><p>　　port(clk1,clr,enter1,set:in std_logic;</p><p>　　din:in std_logic_vector(3 downto 0);</p><p>　　dout1:out std_logic_vector(15 downto 0) );</p><p>　　end gaimima;</

34、p><p>　　architecture one of gaimima is</p><p>　　type state is (st0,st1,st2,st3,st4);</p><p>　　signal d:std_logic_vector(15 downto 0):="0001000100010001";</p><p>

35、　　signal current_state,next_state:state;</p><p><b>　　begin</b></p><p>　　reg: process(clk1,clr)</p><p><b>　　begin</b></p><p>　　if clr='1'

36、 then current_state<=st0;</p><p>　　elsif clk1='1' and clk1'event then current_state<=next_state;</p><p><b>　　end if;</b></p><p>　　end process;</p>

37、;<p>　　com: process(current_state,din,enter1,set)</p><p>　　variable d1:std_logic_vector(15 downto 0);</p><p><b>　　begin</b></p><p>　　if set='1'then </p

38、><p>　　case current_state is</p><p>　　when st0=> d1(15 downto 12):=din;next_state<=st1;</p><p>　　when st1=> d1(11 downto 8) :=din;next_state<=st2;</p><p>　　wh

39、en st2=> d1(7 downto 4) :=din;next_state<=st3;</p><p>　　when st3=> d1(3 downto 0) :=din;next_state<=st4;</p><p>　　when st4=> next_state<=st0;</p><p>　　if enter1

40、='1' then d<=d1;</p><p><b>　　end if;</b></p><p>　　when others=> next_state<=st0;</p><p><b>　　end case;</b></p><p>　　elsif set=

41、'0' then</p><p>　　case current_state is</p><p>　　when st0=> next_state<=st0;</p><p>　　when others=> next_state<=st0;</p><p><b>　　end case;<

42、;/b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　dout1<=d;</b></p><p><b>　　end one;</b></p><p>　　由上

43、述的波形仿真圖和VHDL語(yǔ)言，該模塊用狀態(tài)機(jī)編寫(xiě)，初始密碼為0001000100010001即初始密碼為1111。當(dāng)時(shí)鐘clk1每產(chǎn)生一次上升沿時(shí)，狀態(tài)機(jī)的次態(tài)轉(zhuǎn)換到現(xiàn)態(tài)，當(dāng)清零信號(hào)clr為高電平時(shí)，狀態(tài)機(jī)的狀態(tài)回復(fù)到初始狀態(tài)。當(dāng)修改密碼控制端set為高電平時(shí)，該模塊開(kāi)始實(shí)行修改密碼的功能，變量d1開(kāi)始存儲(chǔ)輸入的四位二進(jìn)制密碼數(shù)據(jù)，當(dāng)數(shù)據(jù)輸入結(jié)束時(shí)，按下確定鍵enter1，從而把變量d1存儲(chǔ)好新的密碼賦值給信號(hào)d，從而在最后的輸出端輸出

44、對(duì)應(yīng)的新密碼。如上述的語(yǔ)言，初始狀態(tài)為st0，當(dāng)輸入第一組密碼時(shí)，即輸入第一個(gè)四位二進(jìn)制數(shù)時(shí)，將輸入的數(shù)賦值給d1的15到12位，同時(shí)狀態(tài)機(jī)轉(zhuǎn)到下一個(gè)狀態(tài)st1，當(dāng)?shù)诙M密碼輸入時(shí)，將輸入的數(shù)賦值給d1的11到8位，同時(shí)狀態(tài)機(jī)轉(zhuǎn)到下一個(gè)狀態(tài)st2，依次類(lèi)推，當(dāng)最后一組數(shù)據(jù)輸入時(shí)，將輸入的數(shù)賦值給d1的最后四位，同時(shí)狀態(tài)機(jī)轉(zhuǎn)到st4，當(dāng)enter1為高電平時(shí)，將d1賦值給信號(hào)d，最后賦值給輸出。當(dāng)set為低電平時(shí)，狀態(tài)機(jī)一直維持狀態(tài)零，等

45、待高電平時(shí)，來(lái)實(shí)行改密碼的改密碼的功能。</p><p>　　3.4、密碼驗(yàn)證模塊</p><p><b>　　1）、功能介紹</b></p><p>　　密碼驗(yàn)證模塊是檢驗(yàn)輸入的密碼與密碼管理模塊中存儲(chǔ)的密碼是否一致，當(dāng)輸入的密碼與存儲(chǔ)的密碼不一致時(shí)，即密碼錯(cuò)誤，則輸出錯(cuò)誤信號(hào)，當(dāng)密碼正確時(shí)，輸出對(duì)應(yīng)的正確信號(hào)。當(dāng)輸入清零信號(hào)時(shí)，清除前面輸入

46、的密碼，重新等待輸入密碼。</p><p>　　2）、驗(yàn)證密碼模塊與仿真波形</p><p><b>　　功能仿真：</b></p><p><b>　　時(shí)序仿真：</b></p><p><b>　　VHDL代碼</b></p><p>　　libra

47、ry ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity yanzhengmm is</p><p>　　port(clk1,clr,enter2,set:in std_logic;&l

48、t;/p><p>　　din:in std_logic_vector(3 downto 0);</p><p>　　d:in std_logic_vector(15 downto 0);</p><p>　　ab:out std_logic_vector(3 downto 0));</p><p>　　end yanzhengmm;</p&

49、gt;<p>　　architecture one of yanzhengmm is</p><p>　　type state is (st0,st1,st2,st3,st4);</p><p>　　signal current_state,next_state:state;</p><p>　　signal q:std_logic_vector(15

50、 downto 0);</p><p><b>　　begin</b></p><p><b>　　q<=d;</b></p><p>　　reg: process(clk1,clr)</p><p><b>　　begin</b></p><p>

51、;　　if clr='1' then current_state<=st0;</p><p>　　elsif clk1='1' and clk1'event then current_state<=next_state;</p><p><b>　　end if;</b></p><p>　　

52、end process;</p><p>　　com: process(current_state,din,enter2,set)</p><p><b>　　begin </b></p><p>　　if set='1'then </p><p>　　case current_state is</

53、p><p>　　when st0=> next_state<=st0;</p><p>　　when others=> next_state<=st0;</p><p><b>　　end case;</b></p><p>　　elsif set='0' then</p&g

54、t;<p>　　case current_state is</p><p>　　when st0=> if din=q(15 downto 12) then next_state<=st1;</p><p>　　else next_state<=st0;</p><p>　　end if;ab<="1011"

55、;</p><p>　　when st1=> if din=q(11 downto 8) then next_state<=st2;</p><p>　　else next_state<=st0;</p><p>　　end if;ab<="1011";</p><p>　　when st2=>

56、; if din=q(7 downto 4) then next_state<=st3;</p><p>　　else next_state<=st0;</p><p>　　end if;ab<="1011";</p><p>　　when st3=> if din=q(3 downto 0) then next_stat

57、e<=st4;</p><p>　　else next_state<=st0;</p><p>　　end if;ab<="1011";</p><p>　　when st4=> if din=q(15 downto 12)then next_state<=st1;</p><p>　　els

58、e next_state<=st0;</p><p><b>　　end if;</b></p><p>　　if enter2'event and enter2='1' then </p><p>　　ab<="1010";</p><p><b>　　

59、end if;</b></p><p>　　when others=> next_state<=st0;ab<="1011";</p><p><b>　　end case;</b></p><p><b>　　end if;</b></p><p>

60、;　　end process;</p><p><b>　　end one;</b></p><p>　　如上的波形仿真圖形和VHDL語(yǔ)言，該模塊是用狀態(tài)機(jī)來(lái)編寫(xiě)的。與密碼管理模塊類(lèi)似，當(dāng)時(shí)鐘clk1每產(chǎn)生一次上升沿時(shí)，狀態(tài)機(jī)的次態(tài)轉(zhuǎn)換到現(xiàn)態(tài)，當(dāng)清零信號(hào)clr為高電平時(shí)，狀態(tài)機(jī)的狀態(tài)回復(fù)到初始狀態(tài)。為了與前面的密碼管理模塊分開(kāi)，使系統(tǒng)處于改密碼狀態(tài)時(shí)，不進(jìn)行密碼驗(yàn)證，

61、避免錯(cuò)誤輸出，在該模塊也加入set功能鍵，當(dāng)set為低電平時(shí)，密碼驗(yàn)證模塊開(kāi)始檢驗(yàn)輸入的密碼是否正確，當(dāng)set為高電平時(shí)，該模塊的狀態(tài)機(jī)一直處于初始狀態(tài)，等待set為高電平時(shí)，再開(kāi)始檢驗(yàn)密碼。由該模塊語(yǔ)言和密碼管理模塊語(yǔ)言可知，功能鍵set將兩個(gè)模塊的功能分割開(kāi)，不同時(shí)進(jìn)行。</p><p><b>　　3.4、報(bào)警模塊</b></p><p><b>　　

62、1）、功能介紹</b></p><p>　　報(bào)警模塊的功能是：當(dāng)密碼連續(xù)輸錯(cuò)兩次時(shí)，報(bào)警模塊輸出高電平，該高電平和外部時(shí)鐘經(jīng)過(guò)一個(gè)與門(mén)后接蜂鳴器。使得系統(tǒng)發(fā)出報(bào)警指示。只有輸入正確的密碼，系統(tǒng)才停止報(bào)警。</p><p>　　2）報(bào)警模塊與仿真波形</p><p><b>　　功能仿真波形：</b></p><p

63、><b>　　時(shí)序仿真波形：</b></p><p><b>　　VHDL代碼：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.a

64、ll;</p><p>　　entity bao is </p><p><b>　　port(</b></p><p>　　clk : in std_logic;</p><p>　　en: in std_logic_vector(3 downto 0);</p><p>　　bao:out

65、 std_logic</p><p><b>　　);</b></p><p><b>　　end bao;</b></p><p>　　architecture one of bao is</p><p><b>　　begin </b></p><p&g

66、t;　　process(clk,en)</p><p>　　variable dd: integer :=0;</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then </p><p><b>　　dd:=dd+

67、1;</b></p><p><b>　　end if;</b></p><p>　　if en="1010" then </p><p><b>　　dd:=0;</b></p><p><b>　　end if;</b></p>

68、<p>　　if dd>1 then bao<='1';</p><p>　　else bao<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end one;

69、</b></p><p>　　如上述波形仿真結(jié)果和VHDL語(yǔ)言采用enter2作為該模塊時(shí)鐘，通過(guò)統(tǒng)計(jì)按下enter2的次數(shù)來(lái)確定總輸出bao是高電平還是低電平。該系統(tǒng)的總輸出再與系統(tǒng)時(shí)鐘連接，判斷是否發(fā)出報(bào)警。</p><p><b>　　總體設(shè)計(jì)電路圖</b></p><p><b>　　1）、系統(tǒng)原理圖</b&

70、gt;</p><p><b>　　波形功能仿真結(jié)果：</b></p><p><b>　　波形時(shí)序仿真結(jié)果：</b></p><p><b>　　設(shè)計(jì)心得體會(huì)</b></p><p>　　通過(guò)這次EDA課程設(shè)計(jì)使我們受益頗多，不僅鞏固了我們的所學(xué)知識(shí)，讓我們對(duì)VHDL語(yǔ)言有了

71、深層次的了解，并且讓我們學(xué)到了很多新知識(shí)。網(wǎng)上雖然有很多相關(guān)語(yǔ)言但大都不符合我們的設(shè)計(jì)要求，因此我們只能自己動(dòng)手編寫(xiě)。在整個(gè)設(shè)計(jì)過(guò)程中我們遇到了許多的挫折和困難，但經(jīng)過(guò)我們細(xì)致耐心的調(diào)試最終還是順利完成了此次設(shè)計(jì)，并且在原有功能要求上添加了一些新功能，達(dá)到了我們預(yù)期的目的?？傊ㄟ^(guò)此次課程設(shè)計(jì)增強(qiáng)了我們的動(dòng)手實(shí)踐能力，也讓我們知道了理論聯(lián)系實(shí)際的重要性。</p><p><b>　　參考文獻(xiàn)</b

72、></p><p>　　【1】、曹昕燕 周鳳臣 聶春燕《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》清華大學(xué)出版社</p><p>　　【2】、廖超平 鄧力主縞《EDA技術(shù)》北京理工大學(xué)出版社</p><p>　　【3】、鄒其洪主編《EDA技術(shù)實(shí)驗(yàn)教程》中國(guó)電力出版社</p><p>　　【4】、李秀霞 李興保 王心水編著《電子系統(tǒng)EDA設(shè)計(jì)實(shí)訓(xùn)》北京航