電子時(shí)鐘課程設(shè)計(jì)--基于vhdl的電子鐘的設(shè)計(jì)

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文檔簡介

1、　　電子技術(shù)課程設(shè)計(jì)　　題目基于VHDL的電子鐘的設(shè)計(jì) 　　學(xué)院名稱電氣工程學(xué)院 　　指導(dǎo)教師 XXX &l

2、t;/p>　　職稱教授 　　班級電力XXX班 　　學(xué) 號(hào) 2007XXX 　　學(xué)生姓名 XXX <

3、p>　　2010年 01 月 15 日　　課程設(shè)計(jì)任務(wù)書　　學(xué)院電氣工程學(xué)院專業(yè) 電氣工程及其自動(dòng)化　　班級電力XXX班學(xué)號(hào) 2007XXXXXXX <p&

4、gt;　　姓名 XXX 指導(dǎo)老師 XXX　　一設(shè)計(jì)課題名稱 　　基于VHDL的電子鐘的設(shè)計(jì)　　二電子鐘功能　　本課題要求所設(shè)計(jì)的電子鐘能夠正常進(jìn)行時(shí)、分、秒計(jì)時(shí)，并顯示計(jì)時(shí)結(jié)果。同時(shí)具有校

5、時(shí)功能。　　三設(shè)計(jì)要求　　1.詳細(xì)說明設(shè)計(jì)方案；　　2.用VHDL編寫設(shè)計(jì)程序；　　3.給出系統(tǒng)仿真結(jié)果；　　4.進(jìn)行硬件驗(yàn)證。

6、　　目錄　　第一章　　1.1引言----------------------------------------------------------------4　　1.2 課題設(shè)計(jì)的背景、目的------------

7、---------------------------4　　第二章　　2.1 EDA的簡單介紹------------------------------------------------ 6　　2.2 VHDL的簡單介紹--------------------------

8、--------------------- 6　　2.3 Quartus2 軟件----------------------------------------------- 7　　第三章　　3.1電子鐘的結(jié)構(gòu)圖 -----------------------------

9、---------------------9　　3.2小時(shí)模塊 ------------------------------------------------ 9　　3. 3分鐘模塊 ---------------------------------------------- 11

10、　　3.4 秒鐘模塊 -------------------------------------------12　　3.5 時(shí)間設(shè)置模塊 --------------------------------------------- 14　　心得體會(huì) --------------------------------------

11、---------------------- 17　　參考文獻(xiàn) ------------------------------------------------------------ 18　　第一章　　1.1 引言

12、;　　隨著科學(xué)技術(shù)的不斷發(fā)展，人們對時(shí)間計(jì)量的精度要求越來越高。數(shù)字電子鐘走時(shí)精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用秒脈沖發(fā)生器的精度穩(wěn)定保證了數(shù)字鐘的質(zhì)量，我們利用VHDL語言制作電子鐘的詳細(xì)程序。　　1.2課題設(shè)計(jì)的背景、目的 　　20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的

13、各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。時(shí)間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當(dāng)前的時(shí)間。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無傷大雅。但是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。生活中很多安全事故都是由于我們忽略了時(shí)間的重要性，缺少了時(shí)間觀念而造成的。所以要想擁有超強(qiáng)的時(shí)間觀念，減少由于時(shí)間給我們帶來的痛苦與

14、災(zāi)難，擁有好的手表式個(gè)不錯(cuò)的選擇。但是，隨著接受皮試的人數(shù)增加，到底是哪個(gè)人的皮試到時(shí)間卻難以判斷。所以，要制作一個(gè)定時(shí)系統(tǒng)。隨時(shí)提醒這些容易忘記時(shí)間的人。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其

15、應(yīng)用，有著非?，F(xiàn)實(shí)的意義。通過　　第二章　　2.1 EDA的簡單介紹　　EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴功能強(qiáng)大的計(jì)算機(jī)在EDA工具軟件平臺(tái)上，對以硬件描述語言HDL為系統(tǒng)邏輯手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編輯。邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜

16、合，以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。　　EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)，IC版圖設(shè)計(jì)技術(shù)、ASIC測試和封裝技術(shù)，F(xiàn)PGA/CPLD編程下載技術(shù)、自動(dòng)測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)CAD，計(jì)算機(jī)輔助制造CAM，計(jì)算機(jī)輔助測試CAT，計(jì)算機(jī)輔助工程CAE技術(shù)以及多種計(jì)算機(jī)語言設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線

17、路設(shè)計(jì)理論，數(shù)字信號(hào)處理技術(shù)，數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及基于微波技術(shù)的長線技術(shù)理論等。　　現(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。　　2.2 VHDL的簡單介紹　　V

18、HDL是于1983年由美國國防部發(fā)起創(chuàng)建，有IEEE進(jìn)一步發(fā)展并于1987年作為“IEEE標(biāo)準(zhǔn)1076”發(fā)布。從此，VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。　　VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。　　VHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具

19、有良好的電路行為描述和系統(tǒng)描述的能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此，VHDL支持各種模式的設(shè)計(jì)方法，自頂向下與自底向上或混合方法，在面對當(dāng)今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)、改變工藝等方面，VHDL具有良好的適應(yīng)性。用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。

20、　　一．VHDL在工程設(shè)計(jì)中的優(yōu)點(diǎn)：　?。?）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。

21、（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。　?。?）對于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。（5）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管

22、理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。　　二．VHDL語言的開發(fā)流程 　　（1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件。（2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序

23、仿真）。（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。（4）布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。 　?。?）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。

24、　2.3 Quartus2 軟件　　Quartus2在基于VHDL程序設(shè)計(jì)中擁有輸入設(shè)計(jì)流程 ,其包括設(shè)計(jì)輸入，綜合，適配，仿真測試和編程下載等方法。　　Quartus2與其他應(yīng)用軟件相比，他提供了更強(qiáng)大、更直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了更豐富的適用于各種需要的元件庫，其中包括基本的邏輯元件，宏功能元件，以及類似于IP核的參數(shù)可設(shè)置

25、的宏功能塊LPM庫。　　與傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比，Quartus2提供原理圖輸入設(shè)計(jì)功能具有不可比擬的優(yōu)勢和先進(jìn)性：　　設(shè)計(jì)者不必具備許多諸如編程技術(shù)，硬件描述語言等知識(shí)就能迅速入門，完成較大規(guī)模的電路設(shè)計(jì)系統(tǒng)。　　能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)，傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)。&

26、lt;p>　　能對系統(tǒng)中的任意層次，或任一元件的功能進(jìn)行精確的時(shí)序仿真。　　通過時(shí)序仿真能迅速定位電路系統(tǒng)中的錯(cuò)誤所在，并及時(shí)糾正。　　在對電子鐘的設(shè)計(jì)中，由于對編程知識(shí)掌握量有限，所以利用了Quartus2的原理圖輸入設(shè)計(jì)方法的優(yōu)勢而對電子鐘電路進(jìn)行設(shè)計(jì)，從而得到各模塊的設(shè)計(jì)流程。　　第

27、三章　　利用Quartus2原理圖輸入設(shè)計(jì)方法，將電子鐘的各模塊電路：小時(shí)，分，秒及校時(shí)模塊在原理圖中畫出，并對其引腳進(jìn)行設(shè)置，經(jīng)過驗(yàn)證得到準(zhǔn)確的電路原理圖。　　3.1電子鐘的原理圖　　在此結(jié)構(gòu)圖中分為四個(gè)模塊，每個(gè)模塊的作用分別為：　　1.小時(shí)模塊。

28、通過復(fù)位和使能端的控制，進(jìn)行小時(shí)間的切換，其進(jìn)制為24進(jìn)制，當(dāng)顯示器上的數(shù)字顯示到23：59：59時(shí)小時(shí)立馬復(fù)位為零，再進(jìn)行重新計(jì)時(shí)。　　2.分鐘模塊。其控制原理與小時(shí)模塊基本相同，所不同之處為其進(jìn)制為60進(jìn)制，進(jìn)行電子鐘分鐘的控制。　　3.秒鐘模塊。其功能與作用于分鐘模塊相同。　　4.校時(shí)模塊。當(dāng)電子鐘可以進(jìn)行

29、計(jì)時(shí)之后，我們要求可以對時(shí)間進(jìn)行調(diào)節(jié)，所以在這個(gè)模塊中附加了對分鐘與小時(shí)的調(diào)節(jié)功能。并且在這個(gè)環(huán)節(jié)中，當(dāng)我們對分或小時(shí)進(jìn)行調(diào)節(jié)時(shí)，所要調(diào)節(jié)的顯示器上的數(shù)字會(huì)進(jìn)行閃爍，當(dāng)我們對數(shù)字進(jìn)行切換之后就會(huì)達(dá)到穩(wěn)定的計(jì)時(shí)效果。　　3.2 小時(shí)模塊　　小時(shí)模塊采用24進(jìn)制，由四進(jìn)制與六進(jìn)制構(gòu)成。<p&

30、gt;　　其程序如下：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY hour IS

31、　　PORT (CLK0,CLK1,RST,EN : IN STD_LOGIC; 　　q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); 　　END hour;

32、　　ARCHITECTURE behav OF hour IS　　signal CLK : STD_LOGIC;　　signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0);　　signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0);&

33、lt;p>　　signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　cq1<= c1 & c0;　　PROCESS(CLK, RST, EN)　　BE

34、GIN　　case en is　　when '1' =>clk<=clk1;　　when '0' =>clk<=clk0;　　when others =>null;&

35、lt;p>　　end case;　　IF RST = '1' THEN c1 <= (OTHERS =>'0') ; c0 <= (OTHERS =>'0') ; 　　ELSIF CLK'EVENT AND C

36、LK='1' THEN 　　IF c0 < 9 THEN c0 <= c0 + 1; 　　ELSE c0 <= (OTHERS =>'0'); </p&

37、gt;　　IF c0 = 9 THEN c1 <= c1 + 1; 　　END IF;　　end if;　　END IF;

38、　if (c1=2 and c0=4) then c0 <= (OTHERS =>'0');c1 <= (OTHERS =>'0'); 　　END IF; 　　q1<=c1;q0<=c0; <p

39、>　　END PROCESS;　　END behav;　　得到的仿真波形如下:　　3.3 分鐘模塊　　分鐘模塊采用十進(jìn)制和六進(jìn)制構(gòu)成　　原理圖為&l

40、t;/p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY minute1 IS　　PORT (CLK0,CLK1,R

41、ST,EN : IN STD_LOGIC; 　　q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 　　COUT : OUT STD_LOGIC ); 　　END minute1;<

42、p>　　ARCHITECTURE behav OF minute1 IS　　signal CLK : STD_LOGIC;　　signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0);　　signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0);</

43、p>　　signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　cq1<= c1 & c0;　　PROCESS(CLK,RST,EN)<b&g

44、t;　　BEGIN　　case en is　　when '1' =>clk<=clk1;　　when '0' =>clk<=clk0;　　when others =>null;</p&

45、gt;　　end case;　　IF RST = '1' THEN c1 <= (OTHERS =>'0') ; c0 <= (OTHERS =>'0') ; 　　ELSIF CLK'EVENT

46、 AND CLK='1' THEN 　　IF c0 < 9 THEN c0 <= c0 + 1; 　　ELSE c0 <= (OTHERS =>'0'); &

47、lt;/p>　　IF c0 = 9 THEN c1 <= c1 + 1; 　　END IF;　　end if;　　END IF;<

48、p>　　if (c1=5 and c0=9)then cout<= '1';ELSE COUT <='0';end if; 　　if (c1=6 and c0=0) then c0 <= (OTHERS =>'0');c1 <= (OTHERS =>'0'); &l

49、t;/p>　　END IF; 　　q1<=c1;q0<=c0; 　　END PROCESS;　　END behav;　　得到的仿真波形如下：　　3

50、.4 秒鐘模塊　　采用十進(jìn)制和六進(jìn)制構(gòu)成　　原理圖為　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_

51、LOGIC_UNSIGNED.ALL;　　ENTITY second IS　　PORT (CLK,RST,EN : IN STD_LOGIC; 　　q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); <p

52、>　　COUT : OUT STD_LOGIC ); 　　END second;　　ARCHITECTURE behav OF second IS　　signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0);　　sig

53、nal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　cq1<= c1 & c0;　　PROC

54、ESS(CLK, RST, EN)　　BEGIN　　IF RST = '1' THEN c1 <= (OTHERS =>'0') ; c0 <= (OTHERS =>'0') ;

55、　ELSIF CLK'EVENT AND CLK='1' THEN 　　IF EN = '1' THEN 　　IF c0 < 9 THEN c0 <= c0 + 1;

56、　　ELSE c0 <= (OTHERS =>'0'); 　　IF c0 = 9 THEN c1 <= c1 + 1; 　　END IF;　　end if;</b&

57、gt;　　END IF;　　END IF;　　if (c1=5 and c0=9)then cout<= '1';ELSE COUT <='0';end if; &

58、lt;p>　　if (c1=6 and c0=0) then c0 <= (OTHERS =>'0');c1 <= (OTHERS =>'0'); 　　END IF; 　　q1<=c1;q0<=c0; <

59、;p>　　END PROCESS;　　END behav;　　得到的仿真波形如下：　　3.5 時(shí)間設(shè)置模塊　　此模塊實(shí)行對時(shí)間進(jìn)行校正　　原理圖為

60、;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity sst is　　port (clk :in std_logic;<

61、;p>　　m1,m0,s1,s0:in std_logic_vector(3 downto 0);　　y:out std_logic);　　end sst;　　architecture one of sst is

62、;　　begin　　process(clk)　　begin　　if clk'event and clk='1' then　　if m1="0000" and m0=&qu

63、ot;0000" and s1="0000" and s0="0000" then　　y<='1';else y<='0';　　end if;　　end if;&l

64、t;/b>　　end process;　　end one;　　得到的仿真波形如下：　　將各模塊進(jìn)行連接，然后進(jìn)行仿真，得到的總程序的仿真波形如下：　　-</b&g

65、t;　　心得體會(huì)：　　通過此次課程設(shè)計(jì)，令我感受頗深，在平時(shí)的學(xué)習(xí)中，雖然書本上的知識(shí)都掌握了，但是如果不聯(lián)系實(shí)際，不把所掌握的知識(shí)與實(shí)踐相結(jié)合，也就是我們所說的死學(xué)習(xí)，是達(dá)不到我們所要的理想水平的。所以為了將我們所學(xué)習(xí)的東西充分的理解掌握，就必須經(jīng)常思考，用實(shí)驗(yàn)驗(yàn)證我們的所學(xué)成果。<p

66、>　　在理論與實(shí)際相結(jié)合的過程中我們要勤思考，多請教，盡自己最大的努力將設(shè)計(jì)做好。　　本次課程設(shè)計(jì)的VHDL語言程序已在QuartusⅡ工具軟件上進(jìn)行了編譯、仿真和調(diào)試，并通過編程器下載到了EP1C6Q240C8芯片。經(jīng)過實(shí)踐驗(yàn)證，本設(shè)計(jì)是正確的，仿真數(shù)據(jù)與實(shí)際波形發(fā)生器的試驗(yàn)箱運(yùn)行結(jié)果完全一致，達(dá)到預(yù)期目的，設(shè)計(jì)成功。本文給出的設(shè)計(jì)思想也適用于其他設(shè)計(jì)。<p

67、>　　課程設(shè)計(jì)中雖然遇到了很多困難，特別是軟件一些功能還比較陌生，但是在老師的指導(dǎo)和幫助下能去親手實(shí)踐，經(jīng)過多次練習(xí)掌握并熟練。一些程序的檢測和改正還需要我們耐心仔細(xì)去探索。　　參考文獻(xiàn)　　1.潘松等. EDA技術(shù)實(shí)用教程　　2.盧毅，賴杰.VHDL與數(shù)字電路設(shè)計(jì)<

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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