數(shù)電課程設(shè)計(jì)--溫度的采集于發(fā)送

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文檔簡(jiǎn)介

1、　　數(shù)字電路課程設(shè)計(jì)　　——溫度采集與發(fā)送　　西安電子科技大學(xué)自動(dòng)化04113068　　任務(wù)分析：　　用ADC0809 八位集成A/D轉(zhuǎn)換器

2、，將測(cè)溫電路傳回的模擬電壓信號(hào)轉(zhuǎn)化為8位的數(shù)字信號(hào)，然后將其送入預(yù)先下載好程序的FPGA進(jìn)行處理和發(fā)送，從而實(shí)現(xiàn)對(duì)溫度的測(cè)量與發(fā)送處理。　　設(shè)計(jì)思路：　　原理框圖　　設(shè)計(jì)相應(yīng)的溫度采集模塊的硬件電路；<p&g

3、t;　　編寫程序：　　軟件分頻，利用軟件將系統(tǒng)給定的頻率換算為ADC0908的工作頻率；　　串行通信，將數(shù)字信號(hào)進(jìn)行存儲(chǔ)和發(fā)送。　　編寫模擬的輸入信號(hào)sig。　　系統(tǒng)所用器件：

4、　　， 　　圖1-1 圖1-2　　測(cè)溫電路；如圖1-1，其中用到電阻8個(gè)：（100k電阻兩個(gè)，1k電阻兩個(gè)，10k電阻兩個(gè)，12k電阻一個(gè)，最大阻值為50k的滑動(dòng)變阻器一個(gè)。）運(yùn)算放大器兩個(gè)；AD590（AD590是美國(guó)ANALOG DEV

5、ICES公司的單片集成兩端感溫電流源，其輸出電流與絕對(duì)溫度成比例。）溫度傳感器一個(gè)；限壓二極管一只；（6v）；12v的電壓源。傳感器傳來的溫度變化的電流信號(hào)經(jīng)過10k電阻變?yōu)殡妷盒盘?hào)，經(jīng)過運(yùn)算放大器后（V=7.73+T/100）結(jié)合電位器（V=2.73）的調(diào)節(jié)后參與減法器的運(yùn)算，最終使得V0 的數(shù)值和實(shí)際溫度的數(shù)值大小相等。　　ADC0809八位集成A/D轉(zhuǎn)換器（《數(shù)字電子技術(shù)基礎(chǔ)·

6、第二版，西電出版社》）：使用IN3端口輸入來自測(cè)溫電路輸出的模擬信號(hào)（其中ADDC設(shè)置為0,ADDB設(shè)置為1,ADDA設(shè)置為1）；時(shí)鐘由FPGA中軟件提供；　　3. 顯示部分由七段數(shù)碼管顯示。　　四，程序說明及仿真結(jié)果：　　Sig：（因?yàn)樵诜抡娴臅r(shí)候，不加入模擬信號(hào)，沒法仿真，就設(shè)置了一個(gè)信號(hào)，在仿真

7、時(shí)替換測(cè)溫電路輸入的模擬信號(hào)，實(shí)際中用測(cè)溫電路傳回的信號(hào)替代），在128MHz下，輸出模擬的四十組0到255之間的類正弦模擬信號(hào)。　　Conta: 此為外部硬件時(shí)鐘信號(hào)產(chǎn)生設(shè)備產(chǎn)生128MHz的時(shí)鐘信號(hào)，分頻后向sig、CONVERTER、ADC0809提供主時(shí)鐘信號(hào)，以及向ADC0809提供start的信號(hào)；　　CONVERTER: 在

8、64MHz下，控制ADC0809，以及完成串行轉(zhuǎn)換。　　ADC0809：在500KHz下，共有五個(gè)工作狀態(tài)（st0,st1,st2,st3,st4），在st0時(shí)讀入模擬信號(hào)，st1時(shí)進(jìn)行逐次逼近計(jì)算，st2時(shí)等待oe信號(hào)，st3時(shí)輸出轉(zhuǎn)換結(jié)果，st4時(shí)無(wú)動(dòng)作然后轉(zhuǎn)回st0。　　程序：&l

9、t;p>　　Sig模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_ar

10、ith.all;　　entity sig is --產(chǎn)生模擬信號(hào)　　port(clk:in std_logic; --128MHz　　temp:out std_logic_vector(7 downto 0));<

11、/p>　　end sig;　　architecture behav of sig is　　signal p:integer range 0 to 40:=0;　　begin<p&g

12、t;　　process(clk,p)　　begin　　if (clk'event and clk='1') then p<=p+1;　　case p is <

13、p>　　when 1=>temp<="00010011";--19　　when 2=>temp<="00100111";--39　　when 3=>temp<="00111001";--57　　when 4=&g

14、t;temp<="01001010";--74　　when 5=>temp<="01011001";--89　　when 6=>temp<="01100110";--102　　when 7=>temp<=&quo

15、t;01110001";--113　　when 8=>temp<="01111000";--120　　when 9=>temp<="01111101";--125　　when 10=>temp<="01111111&q

16、uot;;--127　　when 11=>temp<="01111101";--125　　when 12=>temp<="01111000";　　when 13=>temp<="01110001";

17、　　when 14=>temp<="01100110";　　when 15=>temp<="01011001";　　when 16=>temp<="01001010";　　when 17=>

18、temp<="00111001";　　when 18=>temp<="00100111";　　when 19=>temp<="00010011";　　when 20=>temp<="00000000&q

19、uot;;　　when 21=>temp<="11101101";--237　　when 22=>temp<="11011001";--217　　when 23=>temp<="11000111";--199</

20、p>　　when 24=>temp<="10110110";--182　　when 25=>temp<="10100111";--167　　when 26=>temp<="10011010";--154<

21、;p>　　when 27=>temp<="10001111";--143　　when 28=>temp<="10001000";--136　　when 29=>temp<="10000011";--131　　wh

22、en 30=>temp<="10000001";--129　　when 31=>temp<="10000011";　　when 32=>temp<="10001000";　　when 33=>temp<=&

23、quot;10001111";　　when 34=>temp<="10011010";　　when 35=>temp<="10100111";　　when 36=>temp<="10110110";</

24、p>　　when 37=>temp<="11000111";　　when 38=>temp<="11011001";　　when 39=>temp<="11101101";　　when 40

25、=>temp<="00000000";　　when others=> p<=0;temp<="00000000";　　end case;　　end if;</p&

26、gt;　　end process;　　end behav;　　Fow Smmay:　　Conta模塊：　　library ieee;　　use ieee.std_logi

27、c_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all; --庫(kù)和程序包的調(diào)用　　entity conta is --集線器，將輸入輸

28、出集中到一個(gè)模塊上,同時(shí)給adc0809啟動(dòng)信號(hào)　　port(a_in : in std_logic_vector(7 downto 0); --定義一個(gè)輸入端口a共8位　　b_out : out std_logic_vector(7 downto 0); --定義一個(gè)輸出端口b共8位<

29、;p>　　c_in:in std_logic;-- 定義一個(gè)輸入端口c　　d_out:out std_logic;-- 定義一個(gè)輸出端口d　　clk_in:in std_logic;-- 定義一個(gè)輸入時(shí)鐘端口clk　　clk_out:out std_logic;-- 定義一個(gè)輸出時(shí)鐘端口clk</p&

30、gt;　　start_out:out std_logic); --定義一個(gè)輸出的start端口　　--4MHz　　end conta; --實(shí)體conta描述結(jié)束　　architecture behav of conta is

31、 --結(jié)構(gòu)體名為conta　　signal q:std_logic_vector(4 downto 0):="00000"; --定義一個(gè)標(biāo)準(zhǔn)邏輯矢量信號(hào)q，共有5位， 　　--并賦初值00000　　begin&l

32、t;p>　　b_out<=a_in;　　clk_out<=clk_in;　　d_out<=c_in;　　process(clk_in) 　　begin&l

33、t;p>　　if (clk_in'event and clk_in='1') then 　　if q<"11111" then q<=q+1;　　if q="00010" then start_out<='1';

34、　　else start_out<='0';　　end if;　　else q<="00000";　　end if; <

35、b>　　end if;　　end process;　　end behav;　　Flow Smmary：　　CONVERTER模塊：　　library ieee;

36、　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all; --庫(kù)和程序包的調(diào)用　　entity CONVERTER is

37、 --串行轉(zhuǎn)換,提供adc0809工作信號(hào)及頻率 　　port(d:in std_logic_vector(7 downto 0);　　clk:in std_logic;　　eoc,oe:out std_logic;<

38、;p>　　ale:out std_logic;　　add:out std_logic_vector(2 downto 0);　　data_out:out std_logic;　　LOCK,clk_out:out std_logic); --500KHz

39、　　end CONVERTER;　　architecture behav of CONVERTER is　　type work_states is (st0,st1,st2,st3,st4,st5,st6,st7);　　signal t1:std_logic_vector(7 downto 0)

40、;　　signal t2:integer range 0 to 1:=0;　　signal Current_state,Next_state:work_states:=st0;　　begin　　add<="000&qu

41、ot;;　　process(Current_state,d)　　begin　　oe<='1';　　case Current_state is<p

42、>　　when st0=>Next_state<=st1;data_out<=d(0);eoc<='0';LOCK<='1';ale<='0';　　when st1=>Next_state<=st2;data_out<=d(1);eoc<='0';LOCK<=&

43、#39;1';ale<='0';　　when st2=>Next_state<=st3;data_out<=d(2);eoc<='0';LOCK<='1';ale<='0';　　when st3=>Next_state<=st4;

44、data_out<=d(3);eoc<='0';LOCK<='1';ale<='0';　　when st4=>Next_state<=st5;data_out<=d(4);eoc<='0';LOCK<='1';ale<='0';</p&

45、gt;　　when st5=>Next_state<=st6;data_out<=d(5);eoc<='0';LOCK<='1';ale<='0';　　when st6=>Next_state<=st7;data_out<=d(6);eoc<='0';

46、LOCK<='1';ale<='0';　　when st7=>Next_state<=st0;data_out<=d(7);eoc<='1';LOCK<='1';ale<='1';　　end case;<

47、/b>　　end process;　　process(clk) 　　begin　　if (clk'event and clk='1') then t1<=t1+1;

48、t2<=t2+1; 　　if t1="01111111" THEN clk_out<='1'; 　　elsif t1<="01111111" then clk_out<='0';

49、　　end if;　　if t2=1 then Current_state<=Next_state;　　end if;　　end if;　　end process;<

50、;/p>　　end behav;　　Flow Smmary:　　ADC0809模塊：　　library ieee; --打開IEEE庫(kù)　　use ieee.std_logic_1164.all;

51、 --程序包的調(diào)用　　use ieee.std_logic_unsigned.all; --程序包的調(diào)用　　entity ADC0809 is --實(shí)體名為：ADC0809 　　port ( CLK,EN : in std_logic

52、 ; --定義CLK,EN為輸入端口　　ADDA : in std_logic_vector(2 downto 0); --定義輸入端口ADDA，共有三位　　ALE ,EOC : in std_logic ; --定義輸入端口ALK,EOC　　ADC_DISPLY : ou

53、t std_logic_vector(7 downto 0); --定義輸出端口----ADC_DISPLY，共有8位　　LOCK,start : in std_logic; --定義輸入端口LOCK,start　　Din : in std_logic_vector(7 downto 0)); --定義輸入端口Din ，

54、共有8位　　end ADC0809; --實(shí)體描述結(jié)束　　architecture behav of ADC0809 is -- 結(jié)構(gòu)體名為：ADC0809　　type states is (st0,st1,st2,st3,st4); --用枚舉類型進(jìn)行狀態(tài)定義<p

55、>　　SIGNAL REGL : std_logic_vector(7 DOWNTO 0);--定義標(biāo)準(zhǔn)邏輯矢量信號(hào) REGL　　signal Dout_int : integer range 0 to 255; --信號(hào)Dout 的范圍從0到255變化　　signal buf7,buf6,buf5,buf4,buf3,buf2,buf1,bu

56、f0 : integer range 0 to 255;　　signal V0,V1,V2,V3,V4,V5,V6,V7 : integer range 0 to 1:=0;　　signal add:std_logic_vector(2 downto 0);　　function division(data_in

57、: integer) return integer is　　variable data : integer range 0 to 255;　　variable data_out :integer range 0 to 1:=0;　　begin<

58、p>　　data := data_in;　　if data>128 thendata_out := 1;　　elsedata_out := 0;　　end if;　　return data_out;

59、　　end division;　　BEGIN　　PROCESS(start,REGL,current_state,EOC,en,lock,Din,Dout_int,V0,V1,V2,V3,V4,V5,V6,V7,buf0,buf1,buf2,buf3,buf4,buf5,buf6,buf7)&l

60、t;/p>　　BEGIN　　CASE current_state IS　　when st0=> next_state<=st1;　　Dout_int<=conv_integer(Din);<p&g

61、t;　　when st1=>next_state<=st2;　　if start'event and start='1' then 　　V0<=0;V1<=0;V2<=0;V3<=0;V4<=0;V5<=0;V6<=0;V7<=0;<p

62、>　　END IF;　　V7<=division(Dout_int);　　buf6<=(Dout_int-V7*128)*2;　　V6<=division(buf6);　　buf5<=(buf

63、6-V6*128)*2; 　　V5<=division(buf5);　　buf4<=(buf5-V5*128)*2; 　　V4<=division(buf4);　　buf3<=(buf4-V4*128)*2; &

64、lt;p>　　V3<=division(buf3);　　buf2<=(buf3-V3*128)*2; 　　V2<=division(buf2);　　buf1<=(buf2-V2*128)*2; 　　V1<=division(b

65、uf1);　　buf0<=(buf1-V1*128)*2; 　　V0<=division(buf0);　　when st2=> IF(EOC='1')THEN next_state<=st3;　　ELSE next_state

66、<=st2;　　END IF;　　when st3=> 　　if V0=0 then REGL(0)<='0';　　else REGL(0)<='1';

67、　　end if;　　if V1=0 then REGL(1)<='0';　　else REGL(1)<='1';　　end if;

68、　if V2=0 then REGL(2)<='0';　　else REGL(2)<='1';　　end if;　　if V3=0 then REGL(3)<='0';

69、　　else REGL(3)<='1';　　end if;　　if V4=0 then REGL(4)<='0';　　else REGL(4)<='1';<b&g

70、t;　　end if;　　if V5=0 then REGL(5)<='0';　　else REGL(5)<='1';　　end if;　　if V6=0 then RE

71、GL(6)<='0';　　else REGL(6)<='1';　　end if;　　if V7=0 then REGL(7)<='0';　　else REGL(7)&l

72、t;='1';　　end if;　　if en='0' then 　　REGL<="00000000";　　ELSIF LOCK='1' THEN <

73、/p>　　ADC_DISPLY<=REGL;　　END IF;　　next_state<=st4;　　when st4=>next_state<=st0;　　when OTHERS

74、=> next_state<=st0;　　END CASE;　　END PROCESS;　　process(CLK,current_state,next_state)　　begin&l

75、t;/p>　　if (CLK'event and CLK='1') then　　current_state<=next_state;　　end if;　　end process;

76、;　　process(ADDA,ALE,add)　　begin　　if ALE='1'then add<=ADDA;　　else add<=add;　　end if;&

77、lt;/p>　　end process;　　END behav;　　Flow Summary：　　邏輯器件連接圖：　　波形仿真：<p

78、>　　結(jié)果說明，din的波形極為模擬的類正弦信號(hào)（此為預(yù)先用軟件模擬的溫度信號(hào)），ADC_DISPLY的波形即為在FPGA控制下的輸出波形，兩者之間符合的很好?；旧蠈?shí)現(xiàn)的溫度的測(cè)量和發(fā)送。實(shí)際電路中，sig信號(hào)將被實(shí)際的AD590測(cè)溫電路所替代，整個(gè)系統(tǒng)將根據(jù)傳回的實(shí)際變化的溫度信號(hào)進(jìn)行相應(yīng)的處理。　　心得體會(huì)；<p&g

79、t;　　程設(shè)計(jì)和室友在一起討論商量，最后才寫完程序，完成此次數(shù)電課程設(shè)計(jì)。　　開學(xué)第一周老師就布置了課題，雖然沒開始實(shí)際動(dòng)手去做，卻做了大量的準(zhǔn)備工作，在網(wǎng)上收集很多資料，大體搞懂了ADC0908的工作狀態(tài)以及工作模式，對(duì)FPGA有了一定的了解，對(duì)整個(gè)設(shè)計(jì)思路有了大概的認(rèn)識(shí)和了解。國(guó)慶節(jié)間，開始動(dòng)手編寫程序。編寫程序花費(fèi)了很長(zhǎng)的時(shí)間，同學(xué)都是子網(wǎng)上找的程序，我們也找了，但是不符合我們的設(shè)計(jì)思路，

80、于是就自己編寫，但實(shí)際操作過程中，遇到了很多問題，剛開始編寫的程序錯(cuò)誤百出，令人頭疼，后來看了很多資料，錯(cuò)誤是改的沒了，那些個(gè)警告卻一直搞不定，最終還遺留著五六個(gè)警告沒有解決。在最后的編譯仿真階段，遇到了更多的問題，最終一一排除了，得到了一個(gè)大致合理的仿真結(jié)果，不甚滿意，卻實(shí)在力不從心。　　此次課程設(shè)計(jì)，是第一次做的比較實(shí)用性的課題。遇到最大的困難還是沒有具體實(shí)物，那個(gè)ADC0809 八位集成

81、A/D轉(zhuǎn)換器的各個(gè)引腳還可以知道，對(duì)于那個(gè)FPGA，沒有一個(gè)具體概念，在編寫程序，定義端口的問題上，糾結(jié)了很久。因?yàn)檎n本中沒有具體事例，所有具體實(shí)例都得自己去找，鍛煉了分析和解決問題的能力。通過此次課程設(shè)計(jì)，筆者覺得課堂上學(xué)習(xí)的那點(diǎn)數(shù)電知識(shí)或者說課本知識(shí)，對(duì)于實(shí)際問題真的是冰山一角，更為嚴(yán)重的是，平時(shí)學(xué)習(xí)東西的時(shí)候，太粗糙，太死板，學(xué)出的東西是死的，壓根就不能用于實(shí)際的問題解決上面，在解決實(shí)際問題的時(shí)候，思路很狹隘，常常走進(jìn)死胡同。對(duì)q

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