基于vhdl語(yǔ)言的eda《洗衣機(jī)》數(shù)電課程設(shè)計(jì)

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基于vhdl語(yǔ)言的eda《洗衣機(jī)》數(shù)電課程設(shè)計(jì)_第1頁(yè)

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文檔簡(jiǎn)介

1、　　本科生課程設(shè)計(jì)　　課　　　程：數(shù)字電路課程設(shè)計(jì)　　題　　　目：洗衣機(jī)　　?！　　I(yè)：電氣工程及其自動(dòng)化　　班　　　級(jí)：電自12班&l

2、t;b>　　學(xué)　　　號(hào)： 　　姓　　　名： 　　指導(dǎo)　老師： 　　設(shè)計(jì)　時(shí)間：2012年6月22日　　一、課程設(shè)計(jì)的目的及要求：

3、　　1、能夠全面鞏固和應(yīng)用“電子技術(shù)基礎(chǔ)數(shù)字部分”課程中所學(xué)的基本理論和方法，并初步掌握小型數(shù)字系統(tǒng)設(shè)計(jì)的基本方法。　　2、掌握VHDL語(yǔ)言編制小型模塊的方法，并采用層次化設(shè)計(jì)。　　3、培養(yǎng)電路設(shè)計(jì)能力，懂得理論設(shè)計(jì)與實(shí)物實(shí)現(xiàn)的有效結(jié)合。　　4、掌握Altium Designer軟件的應(yīng)用。

4、　　二．基本功能要求:　　要求設(shè)計(jì)制作一個(gè)普通功能洗衣機(jī)控制電路，使之能控制洗衣機(jī)的進(jìn)水閥，排水閥，洗滌程序電機(jī)，甩干驅(qū)動(dòng)裝置等按預(yù)定程序工作?？傮w過程包括：進(jìn)水、浸泡、洗滌、排水、甩干五個(gè)過程.進(jìn)水從電路啟動(dòng)開始。其中浸泡可供選擇，洗滌時(shí)間可以預(yù)置，洗滌結(jié)束時(shí)發(fā)出鈴聲進(jìn)行提示并自動(dòng)切斷電源。發(fā)生故障如:缺水或進(jìn)水超時(shí)、排水超時(shí)、甩干碰桶

5、等時(shí)也可自動(dòng)切斷電源!　　三．總體方案分析及選擇:　　洗衣機(jī)電路包含有總的控制模塊，洗滌控制模塊，洗滌記時(shí)模塊，電動(dòng)機(jī)控制模塊以及LCD液晶板的動(dòng)態(tài)顯示模塊。經(jīng)過分析后，我們把前四個(gè)模塊進(jìn)行組合，把他們合成一個(gè)模塊即：總控制模塊。他們之間的邏輯聯(lián)結(jié)關(guān)系，是對(duì)數(shù)電課程的一個(gè)很好總結(jié)，也是自己對(duì)新知識(shí)（LCD液晶板的動(dòng)態(tài)顯示）學(xué)習(xí)理解運(yùn)用能力的一個(gè)很好的提升

6、機(jī)會(huì)。當(dāng)然也是團(tuán)隊(duì)合作，團(tuán)隊(duì)鍛煉的好機(jī)會(huì)。　　四．原理圖: 　　五．局部功能模塊　　1.總控模塊:　　該模塊實(shí)現(xiàn)了對(duì)洗衣機(jī)整個(gè)運(yùn)行過程的控制,打開電源后由模塊

7、內(nèi)部進(jìn)行控制,按洗滌過程工致洗衣機(jī)的運(yùn)轉(zhuǎn).同時(shí)在輸入端還給了報(bào)警輸入,當(dāng)發(fā)生故障時(shí)洗衣機(jī)自動(dòng)短電.復(fù)位端可以讓洗衣機(jī)進(jìn)入初始狀態(tài).在輸入端還有10個(gè)總線輸入可以人為進(jìn)行置數(shù),從而控制各個(gè)過程的時(shí)間長(zhǎng)短.當(dāng)給甩干時(shí)間一個(gè)時(shí)間,其他都置為0可以讓洗衣機(jī)只進(jìn)行甩干操作.　　VHDL文件:　　library ieee;<

8、;/p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity xiyiji is<b

9、>　　port(　　clk0, clk1, rst, alarm: in std_logic;　　-----clk0:控制開關(guān)脈沖.clk1:記時(shí)開關(guān)脈沖.Rst:復(fù)位端.arlarm:報(bào)警輸入端.-------　　water_inh, water_inl, im_th, im_tl,

10、wash_th: in std_logic_vector(3 downto 0);　　wash_tl, water_outh, water_outl, dry_th, dry_tl: in std_logic_vector(3 downto 0); -----進(jìn)水,浸泡,洗滌,出水,甩干置數(shù)端高位和低位輸入端-----------　　water_in,

11、water_out, immersion, dry, z1, z2, voice, poweroff: out std_logic;　　-----進(jìn)水,出水,浸泡,甩干,洗滌,響鈴,斷電輸出端-------　　display_th, display_tl: out std_logic_vector(3 downto 0)<p

12、>　　-------------------輸出時(shí)間顯示高位低位輸出端-------------　　);　　end entity xiyiji;　　architecture behave of xiyiji is　　signal

13、 js, js_ten : std_logic; --進(jìn)水　　signal im, im_ten : std_logic;--浸泡　　signal wa, wa_ten : std_logic;--洗衣　　signal wa1, wa2, pwf: std_logic;&

14、lt;/p>　　signal cs, cs_ten : std_logic;--出水　　signal dr, dr_ten : std_logic;--甩干　　signal xl, xl_ten : std_logic;--響鈴　　signal js_dh, js_dl: std

15、_logic_vector(3 downto 0);　　signal im_dh, im_dl: std_logic_vector(3 downto 0);　　signal wa_dh, wa_dl: std_logic_vector(3 downto 0);　　signal cs_dh, cs_dl: std_

16、logic_vector(3 downto 0);　　signal dr_dh, dr_dl: std_logic_vector(3 downto 0);　　signal xl_dh, xl_dl: std_logic_vector(3 downto 0);　　signal dis_th,dis_tl: std_

17、logic_vector(3 downto 0);　　begin　　-----------------------控制:控制器件實(shí)現(xiàn)洗衣機(jī)的功能:進(jìn)水->浸泡->洗滌->出水->甩干->響鈴->斷電---------------　　cont

18、rol:process(clk0, rst,alarm)　　variable n: integer;　　begin　　if alarm = '1' then　　pwf <= '1';</p&

19、gt;　　else　　if rst = '1' then　　n := 0;　　im_ten <= '0';　　js_ten <=

20、'0';　　wa_ten <= '0';　　cs_ten <= '0';　　dr_ten <= '0';　　xl_ten <= '0';<

21、p>　　pwf <= '0';　　elsif clk0 = '1' and clk0 'event then　　if n = 0 then　　if water_inh = "0000" and water_inl = "0000&q

22、uot; then　　n := 1;　　else　　js_ten <= '1';　　if js = '1' then

23、　　n := 1;　　end if;　　end if;　　elsif js = '0' and n = 1 then　　if im_th =

24、"0000" and im_tl = "0000" then　　n := 2;　　else　　im_ten <= '1';　　if i

25、m = '1' then　　n := 2;　　end if;　　end if;　　elsif im = '0' and n =

26、 2 then　　if wash_th = "0000" and wash_tl = "0000" then　　n := 3;　　else　　wa_ten

27、<= '1';　　if wa = '1' then　　n := 3;　　end if;　　end if;</p&g

28、t;　　elsif wa = '0' and n = 3 then　　if water_outh = "0000" and water_outl = "0000" then　　n := 4;<

29、b>　　else　　cs_ten <= '1';　　if cs = '1' then　　n := 4;　　end if;</p

30、>　　end if;　　elsif cs = '0' and n = 4 then　　if dry_th = "0000" and dry_tl = "0000" then

31、　n := 5;　　else　　dr_ten <= '1';　　if dr = '1' then　　n := 5;

32、　　end if;　　end if;　　elsif dr = '0' and n = 5 then　　xl_ten <= '1';　　if

33、xl = '1' then　　n := 6;　　end if;　　elsif xl = '0' and n = 6 then　　pwf <= '1&#

34、39;;　　end if;　　end if;　　end if;　　end process;　　-----------

35、------------------記時(shí)-----------------------------　　------------------進(jìn)水記時(shí)--------------------------　　js_jishiqi:process(clk1, js_ten)　　begin</b&g

36、t;　　if js_ten = '0' then　　js_dh <= water_inh;　　js_dl <= water_inl;　　js <= '0';　　elsif clk1

37、 = '1' and clk1 'event then　　if js_dh = "0000" and js_dl = "0000" then　　js <= '0';　　else</p&

38、gt;　　js <= '1';　　if js_dl = "0000" then　　js_dl <= "1001"; 　　js_dh <= js_dh - 1;&

39、lt;/p>　　else　　js_dl <= js_dl - 1;　　end if;　　end if;

40、end if;　　end process;　　-------------浸泡記時(shí)-----------------------　　im_jishiqi:process(clk1, im_ten)　　begin<

41、;/p>　　if im_ten = '0' then　　im_dh <= im_th;　　im_dl <= im_tl;　　im <= '0';　　elsif clk1 = '1'

42、; and clk1 'event then　　if im_dh = "0000" and im_dl = "0000" then　　im <= '0';　　else

43、;　　im <= '1';　　if im_dl = "0000" then　　im_dl <= "1001";　　im_dh <= im_dh - 1;　　else</b&g

44、t;　　im_dl <= im_dl - 1;　　end if;　　end if;　　end if;　　end

45、 process;　　-----------------洗滌記時(shí)----------------------　　wa_jishiqi:process(clk1, wa_ten)　　variable m: integer;　　begin

46、　　if wa_ten = '0' then　　wa_dh <= wash_th;　　wa_dl <= wash_tl;　　wa <= '0';　　wa1 <= '0

47、';　　wa2 <= '0';　　m := 0;　　elsif clk1 = '1' and clk1 'event then　　if wa_dh = "0000&quo

48、t; and wa_dl = "0000" then　　wa <= '0';　　else　　wa <= '1';　　if m = 0 then&l

49、t;p>　　wa1 <= '1';　　wa2 <= '1';　　elsif m = 10 then　　wa1 <= '0';　　wa2 <= '1';&l

50、t;p>　　elsif m = 13 then　　wa1 <= '1';　　wa2 <= '0';　　elsif m = 23 then　　wa1 <= '0';<p&g

51、t;　　wa2 <= '0';　　elsif m = 26 then　　m := 0;　　end if;　　m := m + 1;

52、　if wa_dl = "0000" then　　wa_dl <= "1001";　　wa_dh <= wa_dh - 1;　　else　　wa_dl <= wa_dl - 1

53、;　　end if;　　end if;　　end if;　　end process;　　--------------

54、出水記時(shí)---------------------------　　cs_jishiqi:process(clk1, cs_ten)　　begin　　if cs_ten = '0' then　　cs_dh <= w

55、ater_outh;　　cs_dl <= water_outl;　　cs <= '0';　　elsif clk1 = '1' and clk1 'event then　　if cs_dh = "0000&quo

56、t; and cs_dl = "0000" then　　cs <= '0';　　else　　cs <= '1';　　if cs_dl = "0000"

57、 then　　cs_dl <= "1001";　　cs_dh <= cs_dh - 1;　　else　　cs_dl <= cs_dl - 1;<b&

58、gt;　　end if;　　end if;　　end if;　　end process;　　--------------甩干記時(shí)-----------------------&

59、lt;/p>　　dr_jishiqi:process(clk1, dr_ten)　　begin　　if dr_ten = '0' then　　dr_dh <= dry_th;　　dr_

60、dl <= dry_tl;　　dr <= '0';　　elsif clk1 = '1' and clk1 'event then　　if dr_dh = "0000" and dr_dl = "0000" then<

61、/p>　　dr <= '0';　　else　　dr <= '1';　　if dr_dl = "0000" then　　dr_dl <=

62、"1001";　　dr_dh <= dr_dh - 1;　　else　　dr_dl <= dr_dl - 1;　　end if;<p&

63、gt;　　end if;　　end if;　　end process;　　------------------響鈴記時(shí)----------------------　　xl_jishiqi:proc

64、ess(clk1, xl_ten)　　begin　　if xl_ten = '0' then　　xl_dh <= "0010";　　xl_dl <= "0000";&

65、lt;/p>　　xl <= '0';　　elsif clk1 = '1' and clk1 'event then　　if xl_dh = "0000" and xl_dl = "0000" then

66、　　xl <= '0';　　else　　xl <= '1';　　if xl_dl = "0000" then　　xl_dl <= "1001";

67、　　xl_dh <= xl_dh - 1;　　else　　xl_dl <= xl_dl - 1;　　end if;　　end

68、 if;　　end if;　　end process;　　----------------------------顯示時(shí)間--------------------------　　xianshishijian: pr

69、ocess(clk1, js_ten, im_ten, wa_ten)　　begin　　if js_ten = '1' and im_ten = '0' and wa_ten = '0' and cs_ten = '0' and dr_ten =

70、9;0' and xl_ten = '0' then　　if clk1 = '1' and clk1 'event then　　dis_th <= js_dh;　　dis_tl <= js_dl;

71、;　　end if;　　elsif im_ten = '1' and wa_ten = '0' and cs_ten = '0' and dr_ten = '0' and xl_ten = '0' then　　if clk1 = '1' a

72、nd clk1 'event then　　dis_th <= im_dh;　　dis_tl <= im_dl;　　end if;　　elsif wa_ten = '1' and cs_ten = &

73、#39;0' and dr_ten = '0' and xl_ten = '0' then　　if clk1 = '1' and clk1 'event then　　dis_th <= wa_dh;　　dis_tl <= wa_dl;&l

74、t;/p>　　end if;　　elsif cs_ten = '1' and dr_ten = '0' and xl_ten = '0' then　　if clk1 = '1' and clk1 'event then

75、　　dis_th <= cs_dh;　　dis_tl <= cs_dl;　　end if;　　elsif dr_ten = '1' and xl_ten = '0' then</p&g

76、t;　　if clk1 = '1' and clk1 'event then　　dis_th <= dr_dh;　　dis_tl <= dr_dl;　　end if;　　els

77、if xl_ten = '1' then　　if clk1 = '1' and clk1 'event then　　dis_th <= xl_dh;　　dis_tl <= xl_dl;　　end if;

78、　　end if;　　end process;　　----------------------------輸出-----------------------------　　output:process(dis_th

79、, dis_tl, im, js, cs, dr, wa1, wa2, xl, pwf)　　begin　　display_th <= dis_th;　　display_tl <= dis_tl;　　immersion &l

80、t;= im;　　water_in <= js;　　water_out <= cs;　　dry <= dr;　　z1 <= wa1;　　z2 <= wa2;

81、　voice <= xl;　　poweroff <= pwf;　　end process;　　end behave;　　測(cè)試文件:　　----------------------

82、--------------------------------------　　-- VHDL Testbench for xiyiji　　-- 2009 9 25 11 16 3　　-- Created by "EditVHDL"　　-- "

84、>　　Use IEEE.std_logic_textio.all;　　Use STD.textio.all;　　------------------------------------------------------------　　-----------------

85、-------------------------------------------　　entity Testxiyiji is　　end Testxiyiji;　　------------------------------------------------------------&

86、lt;p>　　------------------------------------------------------------　　architecture stimulus of Testxiyiji is　　file RESULTS: TEXT open WRITE_MODE is "results.txt";<

87、/p>　　procedure WRITE_RESULTS(　　alarm: std_logic;　　clk0: std_logic;　　clk1: std_logic;　　display_th: std_logic_vector(3 downt

88、o 0);　　display_tl: std_logic_vector(3 downto 0);　　dry: std_logic;　　dry_th: std_logic_vector(3 downto 0);　　dry_tl: std_logic_vector(3 dow

89、nto 0);　　im_th: std_logic_vector(3 downto 0);　　im_tl: std_logic_vector(3 downto 0);　　immersion: std_logic;　　poweroff: std_logic;</p&g

90、t;　　rst: std_logic;　　voice: std_logic;　　wash_th: std_logic_vector(3 downto 0);　　wash_tl: std_logic_vector(3 downto 0);　　water

91、_in: std_logic;　　water_inh: std_logic_vector(3 downto 0);　　water_inl: std_logic_vector(3 downto 0);　　water_out: std_logic;　　water_outh:

92、std_logic_vector(3 downto 0);　　water_outl: std_logic_vector(3 downto 0);　　z1: std_logic;　　z2: std_logic　　) is</p&g

93、t;　　variable l_out : line;　　begin　　write(l_out, now, right, 15);　　write(l_out, alarm, right, 2);　　write(l_

94、out, clk0, right, 2);　　write(l_out, clk1, right, 2);　　write(l_out, display_th, right, 5);　　write(l_out, display_tl, right, 5);　　write(l_

95、out, dry, right, 2);　　write(l_out, dry_th, right, 5);　　write(l_out, dry_tl, right, 5);　　write(l_out, im_th, right, 5);　　write(l_out, im_

96、tl, right, 5);　　write(l_out, immersion, right, 2);　　write(l_out, poweroff, right, 2);　　write(l_out, rst, right, 2);　　write(l_out, voice,

97、 right, 2);　　write(l_out, wash_th, right, 5);　　write(l_out, wash_tl, right, 5);　　write(l_out, water_in, right, 2);　　write(l_out, water_i

98、nh, right, 5);　　write(l_out, water_inl, right, 5);　　write(l_out, water_out, right, 2);　　write(l_out, water_outh, right, 5);　　write(l_out

99、, water_outl, right, 5);　　write(l_out, z1, right, 2);　　write(l_out, z2, right, 2);　　writeline(RESULTS, l_out);　　end procedure;

100、　　component xiyiji　　port (　　alarm: in std_logic;　　clk0: in std_logic;　　clk1: in std_logic;<

101、p>　　display_th: out std_logic_vector(3 downto 0);　　display_tl: out std_logic_vector(3 downto 0);　　dry: out std_logic;　　dry_th: in std_logic_vector(3 downt

102、o 0);　　dry_tl: in std_logic_vector(3 downto 0);　　im_th: in std_logic_vector(3 downto 0);　　im_tl: in std_logic_vector(3 downto 0);　　immer

103、sion: out std_logic;　　poweroff: out std_logic;　　rst: in std_logic;　　voice: out std_logic;　　wash_th: in std_logic_vector(3 downto 0);<

104、/p>　　wash_tl: in std_logic_vector(3 downto 0);　　water_in: out std_logic;　　water_inh: in std_logic_vector(3 downto 0);　　water_inl: in std_logic_

105、vector(3 downto 0);　　water_out: out std_logic;　　water_outh: in std_logic_vector(3 downto 0);　　water_outl: in std_logic_vector(3 downto 0);<p&g

106、t;　　z1: out std_logic;　　z2: out std_logic　　);　　end component;　　signal alarm: std_logic;　　signal

107、clk0: std_logic;　　signal clk1: std_logic;　　signal display_th: std_logic_vector(3 downto 0);　　signal display_tl: std_logic_vector(3 downto 0);<

108、p>　　signal dry: std_logic;　　signal dry_th: std_logic_vector(3 downto 0);　　signal dry_tl: std_logic_vector(3 downto 0);　　signal im_th: std_logic_vector(3 d

109、ownto 0);　　signal im_tl: std_logic_vector(3 downto 0);　　signal immersion: std_logic;　　signal poweroff: std_logic;　　signal rst: std_logic

110、;　　signal voice: std_logic;　　signal wash_th: std_logic_vector(3 downto 0);　　signal wash_tl: std_logic_vector(3 downto 0);　　signal water_

111、in: std_logic;　　signal water_inh: std_logic_vector(3 downto 0);　　signal water_inl: std_logic_vector(3 downto 0);　　signal water_out: std_logic;<

112、;p>　　signal water_outh: std_logic_vector(3 downto 0);　　signal water_outl: std_logic_vector(3 downto 0);　　signal z1: std_logic;　　signal z2: std_logic;</

113、p>　　begin　　DUT:xiyiji port map (　　alarm => alarm,　　clk0 => clk0,　　clk1 => clk1,<

114、;p>　　display_th => display_th,　　display_tl => display_tl,　　dry => dry,　　dry_th => dry_th,　　dry_tl => dry_tl,

115、　　im_th => im_th,　　im_tl => im_tl,　　immersion => immersion,　　poweroff => poweroff,　　rst => rst,<

116、;p>　　voice => voice,　　wash_th => wash_th,　　wash_tl => wash_tl,　　water_in => water_in,　　water_inh => water_inh,</p&g

117、t;　　water_inl => water_inl,　　water_out => water_out,　　water_outh => water_outh,　　water_outl => water_outl,<b&g

118、t;　　z1 => z1,　　z2 => z2　　);　　STIMULUS0:process　　begin

119、　　alarm <= '0';　　dry_th <= "1000";　　dry_tl<= "0000";　　im_th <= "0000";　　im_

120、tl <= "0000";　　wash_th <= "0000";　　wash_tl <= "0000";　　water_inh <= "0000";　　water_i

121、nl <= "0000";　　water_outh <= "0000";　　water_outl <= "0000";　　rst <= '1';　　wait for 10n

122、s;　　rst <= '0';　　wait for 1000ns;　　alarm <= '1';　　wait;　　end process;</

123、p>　　process　　begin　　clk0 <= '1';　　clk1 <= '1';　　wait for 1ns;&

124、lt;/p>　　clk0 <= '0';　　clk1 <= '0';　　wait for 1ns;　　end process;　　WRITE_RESULTS(

125、　　alarm,　　clk0,　　clk1,　　display_th,　　display_tl,

126、　dry,　　dry_th,　　dry_tl,　　im_th,　　im_tl,

127、　　immersion,　　poweroff,　　rst,　　voice,　　wash_th,<

128、;/p>　　wash_tl,　　water_in,　　water_inh,　　water_inl,　　water_out,

129、water_outh,　　water_outl,　　z1,　　z2　　);　　end architecture;&l

130、t;/p>　　波形圖:　　2．顯示模塊:　　此模塊實(shí)現(xiàn)將由控制器件產(chǎn)生的時(shí)間顯示的BCD碼與地址選擇信號(hào)同步的轉(zhuǎn)化成可供LCD顯示的ASCII碼并同時(shí)顯示字母WELCOME的功能!　　VHDL

131、文件:　　LIBRARY IEEE;　　USE IEEE.std_Logic_1164.ALL;　　ENTITY OUTPUT IS　　PORT　　(R, CP, BUSY

132、 :IN Std_Logic; --復(fù)位，時(shí)鐘，輸入信號(hào)忙輸入端　　LINE_OUT,STROBE,RST:OUT STD_LOGIC;--行，輸入數(shù)據(jù)，復(fù)位　　TIME_IN :IN STD_LOGIC_VECTOR(7 DOWNTO 0);---時(shí)間輸入　　ADDR_OUT :OUT Std_Logic_Ve

133、ctor( 3DOWNTO 0);--地址輸入　　DATA_OUT : OUT Std_Logic_Vector(7 DOWNTO 0));--數(shù)據(jù)輸出　　END OUTPUT;　　ARCHITECTURE XS OF OUTPUT IS　　TYPE State_type

134、 IS(S0,S1,S2,S3,S4);　　SIGNAL S :State_Type;　　SIGNAL LCDPT:INTEGER RANGE 0 TO 13;　　BEGIN　　PROCESS(CP,R)<

135、;p>　　BEGIN　　IF R='1' THEN　　S<=S0;LCDPT<=0;RST<='1';　　ELSIF CP='1' AND CP 'EVENT THEN&l

136、t;p>　　CASE S IS　　WHEN S0=> S<=S1;LCDPT<=0;RST<='1';　　WHEN S1=> RST<='0';STROBE<='0';　　IF B

137、USY='0' THEN　　LCDPT<=LCDPT+1;　　IF LCDPT=12 THEN　　S<=S3;　　ELSE&l

138、t;b>　　S<=S2;　　END IF;　　END IF;　　WHEN S2=> S<=S1;STROBE<='1';　　WHE

139、N S3=> STROBE<='0';　　IF BUSY='0' THEN　　IF LCDPT=13 THEN　　LCDPT<=12;　　ELSE<p&g

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142、　　PROCESS (LCDPT)　　BEGIN　　CASE LCDPT IS　　WHEN 0 => NULL;　　WHEN 1 => DATA_OUT<="01010111" ; ADDR_OU

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