crc課程設(shè)計(jì)報(bào)告

1、<p><b>　　目 錄 </b></p><p>　　序言 ……………………………………………………………………………………… 2</p><p>　　第一章 通信系統(tǒng)課程設(shè)計(jì)要求要求和方案…………………………… 3</p><p>　　1.1通信系統(tǒng)課程設(shè)計(jì)總體要求…………………………………………………… 3&

2、lt;/p><p>　　1.2課程設(shè)計(jì)題目……………………………………………………………………… 3</p><p>　　1.3 CRC編解碼器設(shè)計(jì)方案…………………………………………………………… 3 </p><p>　　第二章 QuartusⅡ 簡(jiǎn)介……………………………………………………… 5</p><p>　　2.1 Q

3、uartus II簡(jiǎn)介………………………………………………………………… 5</p><p>　　第三章 (24，16）CRC 循環(huán)碼編解碼器的設(shè)計(jì)……………………… 7</p><p>　　3.1 CRC循環(huán)校驗(yàn)碼的基本原理…………………………………………………… 7 </p><p>　　3.1.1 CRC校驗(yàn)碼的生成…………………………………

4、…………………………… 7 </p><p>　　3.1.2 CRC校驗(yàn)碼校驗(yàn)原理…………………………………………………………… 7</p><p>　　3.1.3 CRC循環(huán)碼糾錯(cuò)原理…………………………………………………………… 8 </p><p>　　3.2 （24，16）CRC循環(huán)碼編解碼器的實(shí)現(xiàn)……………………………………… 9<

5、/p><p>　　3.2.1 CRC-8 生成多項(xiàng)式…………………………………………………………… 9</p><p>　　3.2.2 （24，16）CRC 循環(huán)碼編碼器的設(shè)計(jì)……………………………………… 10</p><p>　　3.2.3 （24，16）CRC 循環(huán)碼解碼器的設(shè)計(jì)…………………………………… 11</p><p&

6、gt;　　3.2.4 （24，16）CRC 循環(huán)冗余校驗(yàn)碼編解碼器總圖………………………… 14</p><p>　　體會(huì)與建議……………………………………………………………………………… 16</p><p>　　參考文獻(xiàn)………………………………………………………………………………… 17</p><p>　　附錄……………………………………………………

7、…………………………………… 18</p><p><b>　　序 言</b></p><p>　　通常，數(shù)據(jù)通信中的編碼可以分為兩大類(lèi)，分別是信源編碼和信道編碼。在實(shí)際應(yīng)用中，為了提高數(shù)據(jù)通信的可靠性而采取的編碼稱(chēng)為信道編碼，也稱(chēng)做抗干擾編碼。一般來(lái)講，數(shù)據(jù)通信要求傳輸過(guò)程中的誤碼率應(yīng)該足夠低，這樣才能真正符合實(shí)際應(yīng)用的具體要求，為了降低數(shù)據(jù)通信線路傳輸?shù)恼`碼

8、率，通常有改善數(shù)據(jù)通信線路傳輸質(zhì)量和差錯(cuò)檢測(cè)控制兩種方法。</p><p>　　實(shí)現(xiàn)差錯(cuò)檢測(cè)控制的方法很多，循環(huán)冗余校驗(yàn)（CRC）就是一類(lèi)重要的線性分組碼。循環(huán)冗余碼校驗(yàn)英文名稱(chēng)為Cyclical Redundancy Check，簡(jiǎn)稱(chēng)CRC。CRC校驗(yàn)碼碼的作用是：發(fā)送方發(fā)送的數(shù)據(jù)發(fā)送給了接收方，但是由于在傳輸過(guò)程中信號(hào)干擾，可能出現(xiàn)錯(cuò)誤的碼，造成的結(jié)果就是接收方不清楚收到的數(shù)據(jù)是否就是發(fā)送方要發(fā)的數(shù)據(jù)，所以就

9、有了CRC校驗(yàn)碼。保證了發(fā)送跟接受的數(shù)據(jù)是否一樣，要糾錯(cuò)的話，還需對(duì)軟件進(jìn)行設(shè)計(jì)，畢竟傳輸?shù)氖?進(jìn)制，如果知道了哪一位出錯(cuò)了，可以把那一位取反，需要對(duì)軟件進(jìn)行優(yōu)化。CRC也是數(shù)據(jù)通信領(lǐng)域中最常用的一種差錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。它是利用除法及余數(shù)的原理來(lái)作錯(cuò)誤偵測(cè)的。實(shí)際應(yīng)用時(shí)，發(fā)送裝置計(jì)算出CRC值并隨數(shù)據(jù)一同發(fā)送給接收裝置，接收裝置對(duì)收到的數(shù)據(jù)重新計(jì)算CRC并與收到的CRC相比較，若兩個(gè)CRC值不同，則

10、說(shuō)明數(shù)據(jù)通訊出現(xiàn)錯(cuò)誤。</p><p>　　本次課程設(shè)計(jì)主要設(shè)計(jì)（24，16）校驗(yàn)碼的編碼與解碼，本次課程設(shè)計(jì)是介紹如何通過(guò)quartus軟件，采用原理圖輸入法，分別完成相應(yīng)的編碼和解碼；最后將編碼和解碼電路圖結(jié)合，檢查編碼解碼過(guò)程是否發(fā)生錯(cuò)誤。通過(guò)課程設(shè)計(jì)驗(yàn)證CRC校驗(yàn)碼的檢錯(cuò)糾錯(cuò)功能。</p><p>　　第一章 通信系統(tǒng)課程設(shè)計(jì)總體要求和方案</p><p&g

11、t;　　1.1通信系統(tǒng)課程設(shè)計(jì)總體要求</p><p>　　1、根據(jù)題目要求的功能進(jìn)行設(shè)計(jì)；設(shè)計(jì)出整體電路圖和流程框圖；</p><p>　　2、設(shè)計(jì)的電路圖的每個(gè)組成部分須有設(shè)計(jì)說(shuō)明；以及整體電路概述；</p><p>　　3、采用原理圖或 VHDL 語(yǔ)言輸入法，在計(jì)算機(jī)上進(jìn)行編譯和軟件仿真。</p><p><b>　　1.2課

12、程設(shè)計(jì)題目</b></p><p>　?。?4，16）CRC 循環(huán)碼編解碼器設(shè)計(jì)（2 人合作,本設(shè)計(jì)偏重于譯碼） </p><p>　　1、采用原理圖輸入法。 </p><p>　　2、根據(jù) CRC 循環(huán)碼的編解碼原理，確定編解碼器具體設(shè)計(jì)方案。 </p><p>　　3、設(shè)計(jì) （24，16）CRC 循環(huán)碼編解碼器電路圖。

13、 </p><p>　　4、調(diào)試及彷真時(shí)序波形。 </p><p>　　1.3 CRC編解碼器設(shè)計(jì)方案</p><p>　　CRC循環(huán)校驗(yàn)碼的產(chǎn)生和校驗(yàn)既可用硬件實(shí)現(xiàn)，也可用軟件實(shí)現(xiàn)，較經(jīng)典的硬件實(shí)現(xiàn)算法有移位計(jì)算法、查表計(jì)算法和公式法。</p><p>　　方法一、移位計(jì)算法。移位計(jì)算法就是直接模擬CRC校驗(yàn)碼基本原理中除法的過(guò)程，來(lái)得到

14、余數(shù)從而得到即CRC值。設(shè)生成多項(xiàng)式g(x)有r位，由于最高位是要一直消掉的，所以只需要一個(gè)r位的寄存器。</p><p>　　圖1 移位算法實(shí)現(xiàn)框圖</p><p>　　圖中由R0-Rr-1構(gòu)成的CRC 寄存器是一個(gè)r位移位寄存器 組，用來(lái)存儲(chǔ)r位的CRC校驗(yàn)碼R(x)。運(yùn)算控制開(kāi)關(guān)g1-gr-1的位置與生成多項(xiàng)式G(x) 的系數(shù)相關(guān)，對(duì)應(yīng)系數(shù)1的開(kāi)關(guān)接通反饋支路（上端），否則接地（

15、右側(cè)）。編解碼前清零CRC寄存器，在時(shí)鐘驅(qū)動(dòng)下，待校驗(yàn)的信息碼B(x)經(jīng)運(yùn)算處理逐位移入CRC寄存器中，當(dāng)信息碼全部輸入之后，CRC寄存器中存放的值即為生成的CRC碼。另只須輸出開(kāi)關(guān)C開(kāi)始接下端，在時(shí)鐘驅(qū)動(dòng)下逐位輸出待校驗(yàn)的k位信息碼B(x) ，然后改接上端，再逐位將CRC寄存器中的校驗(yàn)碼R(x)輸出即可。該算法原理簡(jiǎn)單，易于硬件實(shí)現(xiàn)，但是效率較低，主要用于串行通信中，不適合高速通信的場(chǎng)合。</p><p>　　

16、方法二、查表計(jì)算法。該算法是指事先把待校驗(yàn)的信息碼B(x) 的所有CRC碼全部計(jì)算出來(lái)，放在一個(gè)表里，編碼時(shí)只要根據(jù)M(x)從表中找出對(duì)應(yīng)的值進(jìn)行處理即可。編解碼前清零CRC寄存器，編碼時(shí)待信息碼M(x)輸入結(jié)束，CRC寄存器的值即為校驗(yàn)碼R(x) ；解碼校驗(yàn)時(shí)待傳送碼B(x)輸入結(jié)束時(shí)，若CRC寄存器中的值為零，則表明傳輸無(wú)誤。該算法執(zhí)行速度快，適合于高速通信場(chǎng)合，但由于需要大容量的存儲(chǔ)表，花費(fèi)的硬件資源較移位計(jì)算法要大得多。<

17、/p><p>　　圖2 查表算法實(shí)現(xiàn)框圖</p><p>　　方法三、公式法。公式法與查表算法一樣，也是以字節(jié)數(shù)據(jù)為輸入，采用遞推算法，不同之處在于公式法使用公式實(shí)時(shí)計(jì)算CRC碼，從而省去了查找，不僅節(jié)省了硬件存儲(chǔ)資源，還能進(jìn)一步提高系統(tǒng)的運(yùn)行速度。因此可以認(rèn)為公式法是目前前景較好的一種實(shí)現(xiàn)方法。</p><p>　　第二章 Quratus II簡(jiǎn)介</

18、p><p>　　2.1 quartus ii簡(jiǎn)介 </p><p>　　Quartus II 是Altera公司開(kāi)發(fā)的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 </p><p>　　圖3 Quartus軟件打開(kāi)后的界面<

19、/p><p>　　Quartus II 的優(yōu)點(diǎn)： </p><p>　　Quartus II提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：</p><p>　?、倏衫迷韴D、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；</p><p>　?、诳捎糜谛酒娐罚┢矫娌季?/p>

20、連線編輯；</p><p>　　③是一款功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；</p><p>　?、苤С周浖次募奶砑雍蛣?chuàng)建，并將它們鏈接起來(lái)生成編程文件；</p><p>　?、菔褂媒M合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；</p><p>　?、奘且豢罡咝У钠陂g編程與驗(yàn)證工具；</p>

21、<p>　　⑦可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；</p><p>　?、郠uartus ii能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。</p><p>　　該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的EDA工具軟件。Quartus II 可以在XP 、Linux 以及Uni

22、x 上使用，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。</p><p>　　使用軟件時(shí)，我們可以雙擊桌面快捷方式圖標(biāo)，打開(kāi)軟件進(jìn)行編輯。</p><p>　　總而言之，參照設(shè)計(jì)方案與軟件結(jié)合使用，我們選擇方法一：移位計(jì)算法來(lái)設(shè)計(jì)CRC-8循環(huán)碼的

23、編解碼器。該方法簡(jiǎn)單實(shí)用，易于quartus進(jìn)行硬件電路的設(shè)計(jì)仿真。</p><p>　　第三章 （24，16）CRC循環(huán)碼編解碼器的設(shè)計(jì)</p><p>　　3.1 CRC循環(huán)校驗(yàn)碼的基本原理</p><p>　　利用CRC進(jìn)行檢錯(cuò)的過(guò)程可簡(jiǎn)單描述為：在發(fā)送端根據(jù)要傳送的k位二進(jìn)制碼序列，以一定的規(guī)則產(chǎn)生一個(gè)校驗(yàn)用的r位監(jiān)督碼(CRC碼)，附在原始信息后邊，構(gòu)成一

24、個(gè)新的二進(jìn)制碼序列數(shù)共k+r位，然后發(fā)送出去。這種編碼又叫（n，k）碼。對(duì)于一個(gè)給定的（n，k）碼，可以證明存在一個(gè)最高次冪為n-k=r的多項(xiàng)式g(x)。根據(jù)G(x)可以生成監(jiān)督碼，而g(x)叫做這個(gè)CRC碼的生成多項(xiàng)式。 </p><p>　　3.1.1 CRC校驗(yàn)碼的生成</p><p>　　校驗(yàn)碼的具體生成過(guò)程為：</p><p>　　①設(shè)發(fā)送的信

25、息碼用多項(xiàng)式m(x)表示，它的生成多項(xiàng)式為g（x）。則m(x)的最高次項(xiàng)為 k-1。將 m(x)乘以xn-k,，得到xn-k*m(x)；</p><p>　?、谟脁n-k*m(x)去模2除g(x)，得到余式r(x)，即</p><p>　　r（x）=xn-k*m（x） [mod g（x）]</p><p>　　r(x)的次數(shù)必小于g(x)的次數(shù)，即小于 n-k。&l

26、t;/p><p>　?、?將余式加于信息位之后作為監(jiān)督位，即將 r(x)與 xn-k*m(x)相加，得到的多項(xiàng)式為碼多項(xiàng)式，因?yàn)樗啬鼙?g(x)整除，且商的次數(shù)不大于 k-1。因此循環(huán)碼的碼多項(xiàng)式可表示為</p><p>　　T(x)= xn-k*m(x)+ r(x) </p><p>　　其中，xn-k*m(x)代表信息位；r(x)是 xn-k*m(x)與g(x)

27、模2相除得到的余式，代表監(jiān)督位。</p><p>　　3.1.2 CRC校驗(yàn)碼校驗(yàn)原理</p><p>　　因?yàn)樵跀?shù)據(jù)傳輸過(guò)程中，可能會(huì)由于噪聲或傳輸特性不理想而使數(shù)據(jù)序列中的某一位或某些位發(fā)生錯(cuò)誤，導(dǎo)致接收端接受的序列發(fā)生錯(cuò)誤。所以必須在數(shù)據(jù)的接收端進(jìn)行校驗(yàn)，可以很容易地實(shí)現(xiàn)對(duì)數(shù)據(jù)傳輸正確性的檢查。編碼電路的主體是由生成多項(xiàng)式構(gòu)成的除法電路，再加上適當(dāng)?shù)目刂齐娐方M成?；贑RC編碼原理，

28、可見(jiàn)其校驗(yàn)原理也是十分簡(jiǎn)單的，它在接收端只需要對(duì)接收到的序列直接進(jìn)行除法取余式運(yùn)算。若余式為全0，則表示數(shù)據(jù)傳輸過(guò)程中沒(méi)有發(fā)生錯(cuò)誤；若不為0，則表示發(fā)生錯(cuò)誤，那么就需要對(duì)錯(cuò)誤的序列進(jìn)行相應(yīng)的處理操作。</p><p>　　檢驗(yàn)過(guò)程的多項(xiàng)式除法形式可以表示為兩種形式： </p><p>　　M（x）/G（x）=Q（x）+R（x）/G（x）</p><p>　　M（x

29、）= R（x） [ mod G（x）]</p><p>　　由此可見(jiàn)，生成多項(xiàng)式G（x）對(duì)于CRC循環(huán)碼而言是至關(guān)重要的，決定了CRC碼的算法和最終結(jié)果。</p><p>　　3.1.3 CRC循環(huán)碼糾錯(cuò)原理</p><p><b>　　以（7,3）碼為例</b></p><p><b>　　可證明：<

30、/b></p><p>　　表1 (7,3)碼E(x)與S(x)對(duì)照表</p><p>　　可證明，根據(jù)單個(gè)錯(cuò)誤出現(xiàn)在最高位的錯(cuò)誤圖樣及相應(yīng)的校正子S設(shè)計(jì)的組合電路，可糾任一一位錯(cuò)。</p><p>　　圖4 （7,3）循環(huán)碼譯碼器</p><p>　　設(shè)接收碼組B=1011101</p><p>　　表2

31、（7,3）循環(huán)碼譯碼器譯碼原理</p><p>　　3.2 （24，16）CRC循環(huán)碼編解碼器的實(shí)現(xiàn) </p><p>　　3.2.1 CRC-8 生成多項(xiàng)式 </p><p>　　生成多項(xiàng)式特點(diǎn)如下： </p><p>　?。?）g（x）是常數(shù)項(xiàng)為1的 r=n-k 次，也是循環(huán)碼中次數(shù)最低的多項(xiàng)式； </p><

32、p>　　（2）所有許用碼組多項(xiàng)式都是g（x）的倍式；</p><p>　?。?）g（x）是xn+1的一個(gè)因式。</p><p>　　CRC-8 的生成多項(xiàng)式為：g（x）= x 8+ x5 + x4 +1 </p><p>　　或 g（x）= x 8+ x2 + x +1 </p><p>　　3.2.2 （24，16）CRC 循環(huán)碼

33、編碼器的設(shè)計(jì) </p><p>　　CRC 循環(huán)碼的生成多項(xiàng)式并不唯一，在設(shè)計(jì)中我們選擇x8+x5+x4+1作為（24，16）CRC循環(huán)碼的生成多項(xiàng)式。</p><p>　?。?）編碼之步驟如下： </p><p>　?、?m(x)乘以 xn-k </p><p>　　② r(x)= xn-k*m(x) [mod g(x)] <

34、;/p><p>　　③ T(x)= xn-k*m(x)+ r(x) </p><p>　?。?）具體電路圖如下：</p><p>　　圖5 （24，16）CRC循環(huán)編碼器電路</p><p>　　圖6 （24，16）CRC編碼器電路封裝</p><p><b>　　(3)電路工作原理</b><

35、;/p><p>　?、賕（x）的最高次數(shù)r等于移位寄存器的級(jí)數(shù)；g（x）的非零系數(shù)對(duì)應(yīng)移位寄存器的反饋抽頭。</p><p>　　②執(zhí)行時(shí)，首先將移位寄存器清零，前16位信息位輸入時(shí)，門(mén)1斷開(kāi)，門(mén)2接通，直接輸出信息碼元，同時(shí)送入移位寄存器進(jìn)入除法運(yùn)算。</p><p>　?、鄣?16位移位脈沖到來(lái)時(shí)，將除法電路運(yùn)算所得的余數(shù)存入移位寄存器。第17-24次移位時(shí)，門(mén)1接

36、通，門(mén)2斷開(kāi)，輸出監(jiān)督碼。輸入的信息元不同，得到的碼元序列也不同。由附錄可見(jiàn)： </p><p>　　若信息碼為 1111 1111 1111 1111，可以得到信息序列為 1111 1111 1111 1111 00101101； </p><p>　　若信息碼為 0000 0000 1111 1111，可以得到信息序列為 0000 0000 1111 1111 10101100；

37、 </p><p>　　若信息碼為 1010 1010 1010 1010 ，可以得到信息序列為 1010 1010 1010 1010 00110110。</p><p>　　編碼仿真結(jié)果波形為：（波形有 10ns 的延時(shí)）</p><p>　　圖7 輸入信息碼為1010 1010 1010 1010 時(shí)的仿真波形</p><p>　　

38、波形分析：輸入信息碼為1010 1010 1010 1010，控制信號(hào)AA控制輸入過(guò)程，當(dāng)16位信息碼輸入完成后，切換門(mén)電路開(kāi)關(guān)閉合，最終生成8位監(jiān)督碼，由Y輸出，得到的循環(huán)碼與計(jì)算所得結(jié)果一致，證明了編碼器設(shè)計(jì)無(wú)誤，符合基本要求，為解碼做好準(zhǔn)備。</p><p>　　3.2.3 （24，16）CRC 循環(huán)碼解碼器的設(shè)計(jì)</p><p><b>　　解碼器設(shè)計(jì)原理</b&

39、gt;</p><p>　　接收端解碼的目的是檢錯(cuò)。由于任一碼多項(xiàng)式A(x)都應(yīng)該可以被生成多項(xiàng)式 g(x)整除，所以在接收端可以將接收碼組B(x)用生成多項(xiàng)式g（x）去除。若余式為0，則表示沒(méi)有誤碼，接收端正常接收碼元；若余式不為0，則表示傳輸出錯(cuò)。即：</p><p><b>　　余式為0，無(wú)錯(cuò)</b></p><p>　　接收碼組B（x）

40、/g（x）=｛</p><p><b>　　余式不為0，出錯(cuò)</b></p><p>　　所以可以用余項(xiàng)是否為零來(lái)判斷碼組中有無(wú)誤碼。</p><p>　　對(duì)于糾錯(cuò)，可以根據(jù)單個(gè)錯(cuò)誤出現(xiàn)在最高位的錯(cuò)誤圖樣及相應(yīng)的校正子設(shè)計(jì)組合電路，糾任一一位錯(cuò)。</p><p>　?。?4,16）CRC碼的校正子</p>

41、<p>　　綜上所述，糾錯(cuò)的步驟如下：</p><p>　　a.把接收碼組R(x)送入除法電路得到余數(shù)即為S(x)。</p><p>　　b.由典型生成矩陣 G 和典型監(jiān)督矩陣 HT 之間的關(guān)系可進(jìn)一步求得，再由 S=E.HT 可得錯(cuò)誤圖樣 E(x)，這樣就可以確定錯(cuò)碼的位置。</p><p>　　c.根據(jù)錯(cuò)誤的碼位，對(duì)該碼位的碼元取反輸出便可得到原發(fā)送碼

42、組 T (x)。其中，T (x) 的前16位即為譯出碼元 m(x)。</p><p><b>　　具體電路圖如下：</b></p><p>　　圖8 （24，16）CRC循環(huán)解碼器電路</p><p>　　解碼仿真波形結(jié)果為：</p><p>　　圖9 信息碼為1010 1010 1010 1010 0011 010

43、0時(shí)的解碼</p><p>　　波形分析：CLK為時(shí)鐘信號(hào)，IN是輸入信號(hào)，OUT為解碼輸出信號(hào)。PAN判斷信息碼是否出錯(cuò)，如果出錯(cuò)則顯示高電平，否則為低電平；FIND找到錯(cuò)誤所在位置，用高電平表示。</p><p>　　由于整個(gè)原理圖過(guò)于繁雜，故將24個(gè)緩存器封裝成一個(gè)元件，原理圖如下：</p><p>　　圖10 24個(gè)觸發(fā)器搭成的移位寄存器</p>

44、;<p>　　并將除法電路部分做了改進(jìn)，用兩個(gè)74175芯片代替了8個(gè)D觸發(fā)器，簡(jiǎn)化了電路。改進(jìn)后的電路如下：</p><p>　　圖11 改進(jìn)后的（24，16）CRC循環(huán)解碼器電路</p><p>　　圖12 （24，16）CRC解碼器電路封裝</p><p>　　解碼仿真結(jié)果波形為：</p><p>　　圖13 信息碼為

45、1010 1010 1010 1010 0011 0110時(shí)的解碼</p><p>　　波形分析：接收端信息為1010 1010 1010 1010 0011 0110，即為正確序列碼組，輸出應(yīng)該從第二十五個(gè)時(shí)鐘，即下一周期開(kāi)始觀察，如圖，每個(gè)周期為 20us，即從480us開(kāi)始觀察，輸出OUT為正確信息序列，判斷信號(hào)PAN為低電平，表明解碼為正確碼組。</p><p>　　又如輸入錯(cuò)誤碼

46、組：1110 1010 1010 1010 0011 0110 </p><p>　　當(dāng)輸入碼組為錯(cuò)碼時(shí)： </p><p>　　圖 14 輸入錯(cuò)誤碼組時(shí)的解碼波形 </p><p>　　波形分析：如圖，接收端信息為1110 1010 1010 1010 0011 0110，即為錯(cuò)誤序列碼組，輸出從第二個(gè)周期開(kāi)始觀察，輸出OUT為接收信息，系統(tǒng)實(shí)現(xiàn)糾錯(cuò)功能，

47、輸出為1010 1010 1010 1010 0011 0110，并且判斷信號(hào)PAN在出錯(cuò)位處為高電平，可見(jiàn)與設(shè)計(jì)思想一致。 </p><p>　　3.2.4 （24，16）CRC 循環(huán)冗余校驗(yàn)碼編解碼器總圖 </p><p>　　將CRC編解碼時(shí)建模的圖形連接在一起，組成（24，16）CRC循環(huán)編解碼器。如下所示： </p><p>　　圖15 （24，16）C

48、RC 循環(huán)編解碼器 </p><p>　　編解碼仿真結(jié)果波形為：</p><p>　　圖16 輸入信息碼為1010 1010 1010 1010的編解碼波形</p><p>　　波形分析：輸入信息碼為1010 1010 1010 1010，控制信號(hào)AA控制輸入過(guò)程，當(dāng)16位信息碼輸入完成后，切換門(mén)電路開(kāi)關(guān)閉合，最終生成8位監(jiān)督碼。由OUT輸出編碼后的信息序列。判

49、斷電平PAN顯示低電平，表示接受到正確信息序列。證明該設(shè)計(jì)無(wú)誤，符合基本要求。</p><p>　　由于該課題為信道編碼，對(duì)于循環(huán)冗余校驗(yàn)碼編解碼器總圖傳輸過(guò)程中出錯(cuò)時(shí)的情況不易仿真，此處不做討論。</p><p><b>　　體會(huì)與心得</b></p><p>　　通過(guò)這一次通信課程設(shè)計(jì)，讓我對(duì)CRC校驗(yàn)碼有了很深的了解，也相應(yīng)的對(duì)quart

50、us軟件的使用有了很大的加深。經(jīng)過(guò)我的努力，還是比較符合要求的完成了課題的設(shè)計(jì)。這也使我明白了，學(xué)習(xí)上的很多事情，只要肯下功夫去鉆研，就一定能夠有所收獲的。作為通信專(zhuān)業(yè)的學(xué)生，通過(guò)通信原理的課程設(shè)計(jì)，可以提高我們對(duì)通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識(shí)，有利于培養(yǎng)我們?cè)谕ㄐ烹娐吩O(shè)計(jì)方面的能力。通過(guò)和同學(xué)分工合作既鍛煉了我們合作能力同時(shí)也提高了我們獨(dú)立分析問(wèn)題和解決問(wèn)題的能力。設(shè)計(jì)過(guò)程的復(fù)雜加老師的嚴(yán)格要求有益于培養(yǎng)我們嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。</p>

51、;<p>　　課程設(shè)計(jì)過(guò)程中我遇到了不少問(wèn)題，尤其是在設(shè)計(jì)編碼部分的糾錯(cuò)功能時(shí)遇到了屏障，多虧了同學(xué)和老師的指點(diǎn)幫助，才讓我順利完成設(shè)計(jì)，對(duì)此我十分感謝他們。通過(guò)理論學(xué)習(xí)到實(shí)際應(yīng)用，我們更加深刻了解到了理論與實(shí)踐結(jié)合的重要性，在設(shè)計(jì)之中也遇到了種種問(wèn)題和困難，通過(guò)對(duì)這些問(wèn)題的解決也相應(yīng)的提高了我們的動(dòng)手和解決問(wèn)題的本領(lǐng)，總之，此次課程設(shè)計(jì)我收益匪淺。</p><p><b>　　參考文獻(xiàn)

52、 </b></p><p>　　[1]杜慧敏，李宥謀，趙全良，基于 Verilog 語(yǔ)言的實(shí)用 FPGA 設(shè)計(jì) [M]，西安電子科技大學(xué)出版社，2005 年</p><p>　　[2]原東昌，李晉炬，通信原理與實(shí)驗(yàn)[M]，北京理工大學(xué)出版社，2000 年</p><p>　　[3] 蔣安平，循環(huán)冗余校驗(yàn)碼的硬件并行實(shí)現(xiàn)[J]，微電子學(xué)與計(jì)算機(jī), 2005

53、年</p><p>　　[4] 夏澤中，柴慶芬，循環(huán)冗余校驗(yàn)碼算法的分析及VHDL語(yǔ)言實(shí)現(xiàn)[J]，計(jì)算機(jī)與數(shù)字工程,2005年</p><p><b>　　附 錄</b></p><p>　　CRC-8 監(jiān)督碼具體計(jì)算方法如下：</p><p>　　若輸入信息碼為0000 0000 1111 1111，

54、 </p><p>　　可得監(jiān)督碼為10101100，與信息碼一一對(duì)應(yīng)。</p><p><b>　　同理可得：</b></p><p>　　若信息碼為 1111 1111 1111 1111，可以得到信息序列為 1111 1111 1111 1111 00101101； </p><p>　　若信息碼為 10