超高頻射頻識(shí)別閱讀器集成技術(shù)研究.pdf

1、傳統(tǒng)的條形碼技術(shù)曾經(jīng)在自動(dòng)識(shí)別領(lǐng)域引起深刻變革并已得到廣泛應(yīng)用，但有限的數(shù)據(jù)容量、需可視讀取的要求及易被篡改等缺點(diǎn)使得它愈來(lái)愈無(wú)法滿足當(dāng)前人們對(duì)于大容量、高安全性自動(dòng)識(shí)別的需求。當(dāng)射頻電子標(biāo)簽的價(jià)格逐漸降低至與條形碼可比擬時(shí)，超高頻射頻識(shí)別系統(tǒng)以其較高的數(shù)據(jù)傳輸速率、較遠(yuǎn)的通信距離及靈活的編碼系統(tǒng)得到愈來(lái)愈多的關(guān)注而逐漸成為一個(gè)研究熱點(diǎn)。
　　 超高頻射頻識(shí)別系統(tǒng)通常由標(biāo)簽、閱讀器及數(shù)據(jù)處理終端構(gòu)成。其中，作為無(wú)線數(shù)據(jù)傳輸橋梁的

2、超高頻射頻識(shí)別閱讀器一般采用離散元件以混合技術(shù)構(gòu)建，設(shè)備成本高、功耗大、移動(dòng)性差，很大程度上制約了超高頻射頻識(shí)別技術(shù)的進(jìn)一步推廣。隨著混合信號(hào)集成電路工藝技術(shù)的不斷成熟，過(guò)去兩年中出現(xiàn)了以BiCMOS或CMOS工藝實(shí)現(xiàn)的低成本、低功耗、單芯片超高頻射頻識(shí)別閱讀器，并逐漸成為超高頻射頻識(shí)別閱讀器的技術(shù)發(fā)展方向。
　　 本文研究了860-960MHz UHF波段CMOS單芯片超高頻射頻識(shí)別閱讀器的實(shí)現(xiàn)，完成了從系統(tǒng)規(guī)劃、電路設(shè)計(jì)到原

3、型芯片測(cè)試的整個(gè)過(guò)程。
　　 首先，根據(jù)EPC C1G2超高頻射頻識(shí)別國(guó)際標(biāo)準(zhǔn)，ETSI302208-1歐洲規(guī)范和中國(guó)超高頻射頻識(shí)別技術(shù)應(yīng)用試行規(guī)定及本文所提出的正交直接變頻無(wú)線收發(fā)機(jī)架構(gòu)，分析多閱讀器環(huán)境中接收、發(fā)射射頻前端、本地頻率綜合器和基帶等模塊的指標(biāo)要求，并通過(guò)系統(tǒng)仿真模型驗(yàn)證其正確性，作為電路設(shè)計(jì)的依據(jù)。
　　 第二，研究閱讀器接收路徑存在大信號(hào)本地饋通時(shí)的線性度與噪聲系數(shù)折衷策略。不同于僅注重“監(jiān)聽(tīng)”模式下

4、噪聲系數(shù)或“讀”模式下線性度的傳統(tǒng)方法，提出了兼具低噪聲、高線性度特點(diǎn)的三級(jí)緊湊式射頻前端。采用該射頻前端的接收機(jī)在“監(jiān)聽(tīng)”模式與“讀”模式下的噪聲系數(shù)分別達(dá)到27dB、36dB，輸入IP3達(dá)到13dBm。
　　 第三，研究本地振蕩信號(hào)路徑在收、發(fā)兩種工作模式時(shí)的相位噪聲需求。提出了基于多重濾波技術(shù)低相位噪聲壓控振蕩器和3階3比特?cái)?shù)字增量-總和調(diào)制器的小數(shù)分頻頻率綜合器。芯片驗(yàn)證表明，鎖相環(huán)各頻帶內(nèi)噪聲抑制明顯，在距載波200k

5、Hz、1MHz的頻偏處分別獲得-92dBc/Hz與-125dBc/Hz的相位噪聲，RMS相位抖動(dòng)小于6.7pS，殘留FM小于4.5kHz。
　　 第四，研究超高頻射頻識(shí)別系統(tǒng)中標(biāo)簽背散射機(jī)制所導(dǎo)致的功率需求。結(jié)合所采用的直流耦合信號(hào)發(fā)射路徑特點(diǎn)，提出了支持DSB-ASK，SSB-ASK，PR-ASK三種調(diào)制方式的可變?cè)鲆娑嗄０l(fā)射前端。
　　 第五，提出接收、發(fā)射基帶數(shù)字可調(diào)諧信道選擇濾波器與可編程增益放大器。為適應(yīng)不同速

6、率的數(shù)據(jù)通信要求，接收基帶濾波器帶寬在0.3-1.3MHz范圍內(nèi)可變，內(nèi)建5kHz反饋直流消除電路能同時(shí)滿足鏈路建立時(shí)間與解調(diào)信噪比需要。
　　 最后，基于上述系統(tǒng)、電路指標(biāo)及設(shè)計(jì)技術(shù)，進(jìn)行超高頻射頻識(shí)別閱讀器芯片的流片驗(yàn)證。該芯片以IBM0.18μm CMOS工藝實(shí)現(xiàn)，總面積為4×4mm2，電源電壓為3.3V，發(fā)射功率-4.4dBm時(shí)，總功耗為584mW。以Xilinx Virtex-4 xc4vx35FPGA、片外功率放大器