LVDS環(huán)網(wǎng)總線設(shè)計及其在雷達信號處理器測試臺中的應用.pdf

1、隨著測試系統(tǒng)功能的復雜化，傳統(tǒng)的并行總線已不能滿足系統(tǒng)高速數(shù)據(jù)傳輸?shù)男枰?，成為影響系統(tǒng)性能的主要瓶頸。低壓差分信號LVDS傳輸技術(shù)通過串行數(shù)據(jù)傳輸，以其低功耗、低噪聲等優(yōu)良特性，而環(huán)網(wǎng)總線具有在多負載下利用率高、網(wǎng)絡(luò)性能對距離不敏感以及具有公平訪問等優(yōu)越性能，二者的有機結(jié)合成為解決這一問題的有效途徑。 論文結(jié)合INDS傳輸技術(shù)和環(huán)網(wǎng)總線在高速通信系統(tǒng)中的優(yōu)勢，提出了基于LVDS的串行環(huán)網(wǎng)總線通信機制，文中對于協(xié)議的實現(xiàn)和邏輯環(huán)路

2、的維護等都進行了詳細闡述。該總線通信協(xié)議在多負載通信系統(tǒng)中，具有高實時性、高可靠性以及同步誤差小的特點。 該專用總線結(jié)構(gòu)已應用于雷達信號處理器測試臺。本文詳細闡述了基于該串行總線的設(shè)計工作，主要包括總線定義、連接器選取、接口模塊間數(shù)據(jù)傳輸邏輯等方面，最后介紹了總線接口模塊硬件電路及邏輯設(shè)計。文中的關(guān)鍵技術(shù)概括如下： (1) 定量分析了傳統(tǒng)傳輸方法對總線傳輸速度的影響，系統(tǒng)采用一主多從的串行數(shù)據(jù)傳輸方法，提高了系統(tǒng)的可靠性

3、和傳輸速率。 (2) 總線接口兩端采用了FPGA內(nèi)部集成高速緩存的技術(shù)，極大地改善了數(shù)據(jù)存儲與處理速率不匹配的狀況。 (3) 總線硬件電路設(shè)計中實現(xiàn)了環(huán)網(wǎng)的自適應連接，使其能夠滿足不同的擴展需求。針對不同的數(shù)據(jù)類型，采用了固定數(shù)據(jù)量循環(huán)寫入和廣播式下發(fā)數(shù)據(jù)的技術(shù)，極大地提高了測試臺內(nèi)部的數(shù)據(jù)傳輸速率。 本設(shè)計是采用FPGA作為開發(fā)平臺，整個總線協(xié)議的實現(xiàn)，都是在FPGA中設(shè)計完成。文中詳細講述了協(xié)議的結(jié)構(gòu)和原理，