功率集成電路中的閂鎖效應(yīng)研究.pdf

1、超大規(guī)模集成電路和高壓功率器件技術(shù)的發(fā)展推動(dòng)了功率集成電路的發(fā)展。功率集成電路應(yīng)用廣泛，包括平板顯示驅(qū)動(dòng)芯片、通訊類芯片和智能控制類芯片等等，使用功率集成電路是為了降低成本并提高可靠性。為進(jìn)一步降低開(kāi)發(fā)周期和成本，通?？紤]與低壓工藝之間的兼容。Latchup(閂鎖失效)是功率集成電路中普遍存在的問(wèn)題。 本文從某類功率驅(qū)動(dòng)芯片的閂鎖失效原因入手分析，介紹了CMOS電路中閂鎖失效問(wèn)題的產(chǎn)生背景，并對(duì)這種失效結(jié)構(gòu)建立基本模型進(jìn)行分析，

2、從理論上找到影響閂鎖結(jié)構(gòu)的關(guān)鍵參數(shù)，然后從工藝和版圖上提出在CMOS結(jié)構(gòu)中一些抗閂鎖的基本方法；接著從某類功率驅(qū)動(dòng)集成電路入手，在低壓和高壓電路中找到潛在的閂鎖失效結(jié)構(gòu)，同時(shí)提出了ESD保護(hù)電路和閂鎖失效的相互影響；通過(guò)提取潛在的失效結(jié)構(gòu)，用軟件Tsuprem4和Medici進(jìn)行模擬，分別在低壓和高低壓電路中加入各種保護(hù)措施，包括多子保護(hù)環(huán)和少子保護(hù)環(huán)結(jié)構(gòu)，比較觸發(fā)電壓大小，找到一種最優(yōu)的保護(hù)措施；基于模擬結(jié)果，通過(guò)改進(jìn)版圖布局，同時(shí)將