地面數(shù)字電視接收芯片中前向糾錯模塊的設(shè)計與實(shí)現(xiàn).pdf

1、前向糾錯(FEC)技術(shù)可以在很大程度上降低通信系統(tǒng)中的誤比特率。在適應(yīng)不同通信環(huán)境的前向糾錯方案中會采用不同的信道編碼或它們的不同組合方式。由于卷積碼與里德一所羅門(RS)碼具有很好的互補(bǔ)特性，在ETSI數(shù)字地面?zhèn)鞑?biāo)準(zhǔn)，即DVB-T標(biāo)準(zhǔn)中采用了卷積碼級聯(lián)里德—所羅門碼的前向糾錯方案。 在適用于DVB-T標(biāo)準(zhǔn)的接收系統(tǒng)中，必須具備針對里德—所羅門碼和卷積碼的前向糾錯解碼模塊。本文首先研究了伽羅華(Galois)域的RS編碼及卷積

2、碼編碼的原理，在RS解碼算法基礎(chǔ)上對RS碼的幾套解碼方案進(jìn)行了對比研究，給出了RS解碼器具體的設(shè)計方案以及各部分的具體框圖和電路結(jié)構(gòu)；而在卷積碼部分，對其譯碼算法進(jìn)行了討論，并針對其中的維特比(Viterbi)譯碼算法的常規(guī)實(shí)現(xiàn)方案進(jìn)行了對比研究，也給出了Viterbi譯碼器的設(shè)計方案以及各部分的具體框圖和電路結(jié)構(gòu)。本文設(shè)計的重心主要放在了芯片面積的節(jié)省上，在達(dá)到性能要求的前提下，盡量做到面積最省。RS解碼器部分特別提出了關(guān)鍵方程求解的

3、復(fù)用結(jié)構(gòu)，Viterbi譯碼器部分則依靠加比選單元的復(fù)用技術(shù)。 最后給出了設(shè)計方案的具體實(shí)現(xiàn)，實(shí)現(xiàn)過程嚴(yán)格按照數(shù)字集成電路的設(shè)計流程進(jìn)行，首先是Verilog硬件語言描述，再采用 matlab 與 VCS，算法級與RTL 級相結(jié)合的方式進(jìn)行功能驗(yàn)證，而后再利用Design Compiler工具進(jìn)行綜合優(yōu)化，并給出了最終仿真驗(yàn)證和邏輯綜合的結(jié)果和報告。最終結(jié)果表明在低于30MHz的系統(tǒng)時鐘下，本文設(shè)計實(shí)現(xiàn)的RS解碼器和Viterb