數(shù)字ASIC設計中的靜態(tài)分析方法及其應用.pdf

1、隨著集成電路設計技術和深亞微米工藝技術的高速發(fā)展以及電路設計規(guī)模的不斷擴展,21世紀集成電路設計進入系統(tǒng)芯片(SOC)設計時代,在器件的特征尺寸降到深亞微米級的同時,器件的物理特性和電學特性也發(fā)生了很大的變化。器件本身固有延遲大大減小,而互連線所引起的延遲在整個單元延遲中所占的比例越來越大,因而時序不收斂以及驗證耗時占整個設計周期的比例越來越大是深亞微米集成電路設計中最常見的問題。在邏輯設計和物理設計中,網表是設計的基本表現(xiàn)形式,若對每

2、一步修改都通過仿真的形式來進行驗證,不僅會造成設計周期的大大延長,同時對于出現(xiàn)的時序問題也難以準確定位進行查找和診斷分析,導致邏輯設計和物理設計循環(huán)不收斂,使設計進展緩慢,迭代次數(shù)增加。因此,在半導體工業(yè)中,靜態(tài)時序分析和形式驗證技術已經變成了后端設計中實現(xiàn)驗證的一種主要手段。靜態(tài)分析方法貫穿整個物理設計流程,以保證每一步實現(xiàn)在邏輯上與前期設計的一致性和時序上的收斂性。 本文對兩種靜態(tài)驗證技術（形式驗證和靜態(tài)時序分析）的基本原理

3、與應用進行了探討和研究。前者是對設計進行功能的正確性校驗,后者是對時序特性進行檢查,以確定設計能否達到系統(tǒng)時序要求。針對深亞微米級ASIC設計,分析了在靜態(tài)時序分析過程中所用到的時序模型、時序約束、可能遇到的主要時序問題以及如何分析設計結果是否已經達到時序的收斂等。同時,對形式驗證技術的理論基礎進行了介紹,分析了其發(fā)展情況。最后對一款應用于電力網遠程控制的數(shù)?；旌显O計芯片RISE3401,進行靜態(tài)時序分析與形式驗證實踐,對各時序指標分析