16位A-D轉(zhuǎn)換器時(shí)鐘穩(wěn)定電路的設(shè)計(jì).pdf

1、隨著電子技術(shù)的迅速發(fā)展，對電子產(chǎn)品精度和速度的要求不斷提高?，F(xiàn)代先進(jìn)的電子系統(tǒng)中都包含A/D，D/A轉(zhuǎn)換器，以利用先進(jìn)的數(shù)字處理技術(shù)使產(chǎn)品性能更高。所以A/D轉(zhuǎn)換器的性能成為影響到系統(tǒng)性能好壞的關(guān)鍵因素。而現(xiàn)在高性能的A/D轉(zhuǎn)換器對時(shí)鐘信號的要求越來越高，所以設(shè)計(jì)一個(gè)適合于高速高精度的A/D轉(zhuǎn)換器的時(shí)鐘穩(wěn)定電路顯得尤為重要。
　　 時(shí)鐘作為A/D轉(zhuǎn)換器中的控制信號，對A/D轉(zhuǎn)換器中的采樣保持電路和其它核心單元產(chǎn)生較大影響。A/D

2、轉(zhuǎn)換器中的時(shí)鐘信號一般是外部輸入時(shí)鐘信號，由于外部的時(shí)鐘信號波形失真，占空比的偏差以及時(shí)鐘抖動(dòng)等不穩(wěn)定因素需要內(nèi)部有一個(gè)時(shí)鐘穩(wěn)定電路。時(shí)鐘穩(wěn)定電路把外部輸入的時(shí)鐘轉(zhuǎn)信號換為具有所需要占空比的脈沖信號并且電路自身具有較小的時(shí)鐘抖動(dòng)，在頻率范疇來說就是要減小時(shí)鐘穩(wěn)定電路的噪聲，降低時(shí)鐘上的噪聲對整個(gè)A/D轉(zhuǎn)換器性能的影響。時(shí)鐘穩(wěn)定電路對A/D轉(zhuǎn)換器的信噪比(SNR)和有效位(ENOB)等性能起至關(guān)重要的作用，要保證高速、高精度A/D轉(zhuǎn)換器的

3、性能，必須首先保證時(shí)鐘信號具有合適的占空比和較小的時(shí)鐘抖動(dòng)。
　　 本文設(shè)計(jì)了一個(gè)適用于16位頻率為50MHz流水線A/D轉(zhuǎn)換器的時(shí)鐘穩(wěn)定電路。以延遲鎖相環(huán)為基本構(gòu)架，通過檢測輸入時(shí)鐘信號的上升沿，一方面在此產(chǎn)生一個(gè)尖峰脈沖，另一方面產(chǎn)生一個(gè)精確延遲半個(gè)周期的尖峰脈沖，然后共同組成一個(gè)占空比為50％、低抖動(dòng)的時(shí)鐘信號。該電路改進(jìn)了鑒相器和電荷泵電路結(jié)構(gòu)，提高了電流鏡的匹配性，降低控制電壓的毛刺，消除了電荷共享等問題。在版圖設(shè)計(jì)方

4、面，通過合理布局、采用高度對稱版圖設(shè)計(jì)技術(shù)減少敏感電路所受噪聲和工藝波動(dòng)的影響，從而使得整個(gè)電路具有時(shí)鐘抖動(dòng)低、鎖定時(shí)間短、死區(qū)范圍小的特點(diǎn)。
　　 電路在0.35μm2P4M CMOS工藝下，通過cadence軟件仿真及版圖驗(yàn)證，實(shí)現(xiàn)了設(shè)計(jì)要求。具體參數(shù)指標(biāo)為：工作電壓3.3V；最大工作頻率50MHz；鎖定時(shí)間10周期：占空比調(diào)節(jié)范圍20％～80％；輸出占空比精度為(50±0.5)％；時(shí)鐘抖動(dòng)低于120fs；功耗30 mW；芯