一種RISC處理器性能模型的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、目前處理器設(shè)計(jì)越來越復(fù)雜，如何在有限的時(shí)間里對(duì)處理器進(jìn)行有效的設(shè)計(jì)是擺在處理器設(shè)計(jì)人員面前的一個(gè)重要的問題。體系結(jié)構(gòu)模擬器是目前處理器設(shè)計(jì)過程中流行的工具。本文面向一種 RISC處理器，在 GEM5模擬器的基礎(chǔ)上開發(fā)了該RISC處理器的性能模型，并采用SPEC標(biāo)準(zhǔn)測(cè)試程序?qū)μ幚砥鞯男阅苓M(jìn)行了評(píng)估。
　　本文的主要貢獻(xiàn)和創(chuàng)新點(diǎn)如下：
　　1.針對(duì)一種 RISC處理器的流水線和功能部件進(jìn)行了詳細(xì)的模擬，包括分支預(yù)測(cè)部件、寄存器文

2、件、保留站、寄存器相關(guān)、存儲(chǔ)器相關(guān)以及多端口cache部件。
　　2.研究了通過采用復(fù)雜的分支預(yù)測(cè)器和多端口cac he技術(shù)來提高處理器性能的方法。研究表明，采用局部與全局的分支預(yù)測(cè)策略后，處理器性能比只采用全局分支預(yù)測(cè)提高6.52％的性能。采用多體cac he實(shí)現(xiàn)的偽多端口比真正的多端口的性能低1.64%。
　　3.通過改善物理寄存器的組織方式和To mas ulo算法可以獲得處理器性能的提升。物理寄存器的組織采用了32位