低電壓低功耗CMOS模擬運算放大器的設(shè)計與研究.pdf

1、近年來，隨著便攜式消費類電子的大量需求，以電池作為電源的微電子產(chǎn)品得到廣泛使用，迫切要求采用低電壓的模擬電路來降低功耗，低電壓、低功耗的模擬電路設(shè)計技術(shù)正成為研究的熱點。在模擬集成電路中，運算放大器是最典型的電路之一，所以設(shè)計低電壓低功耗的運算放大器是非常必要的。 論文通過對國內(nèi)外的模擬低電壓、低功耗技術(shù)的大量調(diào)查研究，在吸收這些技術(shù)成果基礎(chǔ)上設(shè)計了一個1.5V 低功耗軌至軌CMOS 運算放大器。電路設(shè)計中為了使輸入共模電壓范圍

2、達(dá)到軌至軌，采用了NMOS管和PMOS管并聯(lián)的互補差動輸入對結(jié)構(gòu)，并采用成比例的電流鏡技術(shù)實現(xiàn)了輸入級跨導(dǎo)的恒定；在中間增益級設(shè)計中，電流鏡負(fù)載采用了適合在低壓工作的低壓寬擺幅共源共柵結(jié)構(gòu)；在輸出級設(shè)計時，為了提高效率，采用了推挽共源級放大器作為輸出級，輸出電壓擺幅基本上達(dá)到了軌至軌；本論文改變傳統(tǒng)基準(zhǔn)源基于運放的設(shè)計，采用了帶電流鏡負(fù)載的差分放大器設(shè)計了一個基準(zhǔn)電流源，給運放提供穩(wěn)定的偏置電流和偏置電壓，保證了運放的穩(wěn)定性；并采用了帶

3、調(diào)零電阻的密勒補償技術(shù)對運放進(jìn)行頻率補償。整體電路仿真是驗證設(shè)計達(dá)到提前設(shè)計指標(biāo)要求的重要環(huán)節(jié)。 本文對所設(shè)計低電壓、低功耗CMOS模擬運算放大器的重要參數(shù)進(jìn)行逐一的仿真，其中包括運算放大器直流傳輸特性分析、運算放大器輸入和輸出共模電壓范圍分析、運算放大器交流小信號分析、運算放大器轉(zhuǎn)換速率和建立時間分析、運算放大器共模抑制比分析和運算放大器電源抑制比分析幾個部分，并得出滿足預(yù)計指標(biāo)要求的整體電路仿真是驗證設(shè)計達(dá)到提前設(shè)計指標(biāo)要求

4、的重要環(huán)節(jié)。本文對所設(shè)計低電壓、低功耗CMOS模擬運算放大器的重要參數(shù)進(jìn)行逐一的仿真，其中包括運算放大器直流傳輸特性分析、運算放大器輸入和輸出共模電壓范圍分析、運算放大器交流小信號分析、運算放大器轉(zhuǎn)換速率和建立時間分析、運算放大器共模抑制比分析和運算放大器電源抑制比分析幾個部分，并得出滿足預(yù)計指標(biāo)要求的結(jié)果。在設(shè)計集成運算放大器的版圖時，根據(jù)版圖layout 主要規(guī)則對差分對信號進(jìn)行了特別處理以減小由于版圖失配而對信號造成的不利影響。同

5、時對于模擬集成電路版圖設(shè)計節(jié)省更多的面積對模擬版圖設(shè)計者是一個很大的挑戰(zhàn)。 本論文版圖設(shè)計在滿足layout 設(shè)計規(guī)則的同時充分考慮面積因素，將版圖面積壓縮到最小。設(shè)計采用北卡羅來納大學(xué)實驗室提供的0.35μm CMOS工藝參數(shù)模型進(jìn)行設(shè)計仿真以及版圖設(shè)計，并經(jīng)過Cadence 工具仿真，仿真結(jié)果表明，當(dāng)接100pF 負(fù)載電容和1k? 負(fù)載電阻時，運放的靜態(tài)功耗只有280μW，直流開環(huán)增益、單位增益帶寬和相位裕度分別達(dá)到72dB