基于電壓島的片上網絡優(yōu)化設計研究.pdf

1、片上網絡（Network on Chip,NoC）作為一種在片上系統（System on Chip,SoC）設計中替代傳統總線結構，解決片上通信問題的有效解決方案得到了廣泛的認可和討論。功耗問題一直是片上網絡設計中最為關心的問題之一。基于全局異步局部同步（GALS）的電壓島（VFI）機制的引入不但提供了極大地降低片上功耗的可能，也解決了片上單時鐘傳輸的瓶頸問題。
　　本論文提出了一種新的基于電壓島優(yōu)化片上網絡功耗和系統性能的綜合解

2、決方案，并搭建了支持電壓島劃分的系統級片上網絡仿真平臺。
　　第一章為緒論，概述了片上網絡技術的研究背景和若干核心研究問題，并介紹了國內外的相關研究現狀。
　　第二章綜述了片上網絡平臺的結構和特性，介紹了在片上網絡上劃分電壓島的基本概念，介紹了在利用電壓島優(yōu)化片上網絡設計研究方向上的新進展。
　　第三章詳細描述了本文搭建的支持電壓島劃分的片上網絡仿真平臺，闡述了平臺上各個模塊的實現結構和原理，并在特定的應用場景下進行了

3、仿真演示。
　　第四章提出了一種面向功耗和性能優(yōu)化的片上網絡劃分電壓島綜合解決方案，詳細描述了該方案中關鍵路徑分析、電壓島劃分、核映射以及路由分配等步驟，并進行了驗證。仿真結果顯示，本文的方案可以顯著降低系統功耗，同時提高了片上網絡性能。
　　第五章首先介紹了電壓島關閉技術，并提出一種支持電壓島關閉機制的片上網絡結構。然后提出了一種叫做“蟲子路由”的包交換技術，描述了該技術在片上網絡分層結構中各層的實現，并進行了對比仿真和分