一種高性能的DSP存儲(chǔ)系統(tǒng)設(shè)計(jì).pdf

1、隨著微處理器設(shè)計(jì)和生產(chǎn)工藝的快速發(fā)展，存儲(chǔ)系統(tǒng)的訪問(wèn)速度與處理器的運(yùn)算速度的差距日益顯著，處理器的性能以每年60％的速度在增長(zhǎng)，而主存儲(chǔ)器芯片帶寬僅僅以每年10％的速度在增長(zhǎng)，訪存性能已成為提高DSP系統(tǒng)性能的主要瓶頸。提高存儲(chǔ)系統(tǒng)的數(shù)據(jù)吞吐量，使之與處理器的處理帶寬相匹配，是決定DSP性能的關(guān)鍵因素之一。合理的cache設(shè)計(jì)是縮小DSP處理器和存儲(chǔ)器速度差距的主要方法，也是影響整個(gè)系統(tǒng)性能的關(guān)鍵因素之一。 本文在廣泛研究了當(dāng)前

2、主流的高性能DSP芯片的存儲(chǔ)系統(tǒng)架構(gòu)之后，選擇了基于ADSP－TigerSharc201 DSP的片上存儲(chǔ)系統(tǒng)進(jìn)行設(shè)計(jì)優(yōu)化并實(shí)現(xiàn)。整個(gè)存儲(chǔ)系統(tǒng)分為六個(gè)子模塊，交叉連接模塊、cache控制模塊、替換算法模塊、狀態(tài)寄存器模塊、DRAM模型模塊和時(shí)鐘分頻模塊。其中最復(fù)雜的模塊是cache控制模塊，它又包括了讀緩沖、回存緩沖和cache。針對(duì)整個(gè)存儲(chǔ)系統(tǒng)在每次總線訪問(wèn)中的行為，對(duì)cache/緩沖命中缺失判斷和LRU替換算法分別進(jìn)行了時(shí)序上的優(yōu)化