腦機(jī)接口載波提取算法的FPGA設(shè)計與實現(xiàn).pdf

1、選擇適當(dāng)?shù)男盘柗治龇椒◤哪X電記錄中提取用戶的信息和命令，是改進(jìn)腦計算機(jī)接口通信速率的方法之一。因此，我們構(gòu)建了一個基于自回歸模型和小波變換多分辨分析的誘發(fā)電位單次提取的算法。但該算法計算復(fù)雜度較高，BCI系統(tǒng)的數(shù)據(jù)量較大，僅靠軟件實現(xiàn)往往難以滿足實時性的需求，為此我們提出來基于FPGA的BCI載波提取算法實現(xiàn)方式。 實時信號處理系統(tǒng)中，底層的信號處理算法計算量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，適于用ＦＰＧＡ進(jìn)行硬件

2、實現(xiàn)。高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用尋址方式靈活、通信機(jī)制強(qiáng)大的ＤＳＰ芯片來實現(xiàn)。 對系統(tǒng)綜合分析后，我們提出了選用DSP和FPGA相結(jié)合、構(gòu)建實現(xiàn)BCI接口載波提取算法硬件平臺的這一設(shè)計方案。 根據(jù)上述技術(shù)方案對算法進(jìn)行分解后，提出了具體的硬件體系結(jié)構(gòu)。結(jié)構(gòu)中充分利用了流水線處理模式，發(fā)揮了雙端口RAM器件的優(yōu)勢，以保證數(shù)據(jù)處理的高速、高效性。 隨后按照自頂向下的設(shè)

3、計方法，通過對算法的特點進(jìn)行分析，把算法劃分為不同的功能子模塊，包括接口單元、存儲單元、運算單元、控制單元等。分別對子模塊進(jìn)行了設(shè)計實現(xiàn)。設(shè)計過程中，利用了VHDL語言的結(jié)構(gòu)嚴(yán)謹(jǐn)、表達(dá)清晰的特點，用高層次的描述語言直接去構(gòu)造最底層的硬件邏輯結(jié)構(gòu)；又充分利用模塊化的設(shè)計，發(fā)揮了可重用技術(shù)的優(yōu)點，使設(shè)計層次分明、硬件結(jié)構(gòu)簡潔明了。 最后利用集成EDA工具QUARTUS Ⅱ4.0，結(jié)合ALTERA公司的Stratix系列芯片，完成了F